技術(shù)領(lǐng)域

本發(fā)明構(gòu)思的示例性實施例涉及一種集成電路，更具體地，涉及一種使用單線接口彼此通信的主裝置和從裝置以及包括主裝置和從裝置的數(shù)據(jù)處理系統(tǒng)。

背景技術(shù)：

串行通信是在通信信道或計算機(jī)總線上按順序一次發(fā)送一個比特數(shù)據(jù)的處理。并行通信是同時傳送多個二進(jìn)制數(shù)字(比特)的方法。

許多通信系統(tǒng)被設(shè)計為在印刷電路板(PCB)上連接兩個集成電路。當(dāng)集成電路具有更多引腳時，集成電路成本更高。為了減少引腳數(shù)量，集成電路可以使用串行總線來傳送數(shù)據(jù)。這種低成本串行總線的一些示例包括串行外圍接口(SPI)、內(nèi)部集成電路(I2C)等。

SPI總線是用于短距離通信的同步串行通信接口，尤其是在嵌入式系統(tǒng)中。SPI總線使用三個引腳或四個引腳。然而，輸出驅(qū)動器和輸入緩沖器與每個引腳連接，并且因此，具有SPI的芯片的成本增加。

I2C是多主機(jī)多從機(jī)單端串行計算機(jī)總線。I2C通常用于將嵌入式系統(tǒng)、移動電話等中的低速外圍裝置連接到處理器和微控制器。I2C使用兩個雙向開漏極線，換句話說，串行數(shù)據(jù)線(SDA)和串行時鐘線(SCL)，使用電阻器拉升。然而，由于I2C使用用于使兩個連接裝置同步的串行時鐘發(fā)送串行數(shù)據(jù)，因此具有I2C的芯片會消耗大量的電力。此外，由于I2C使用電阻器給輸出電容器充電，因此具有I2C的芯片的運(yùn)行速度較慢。

技術(shù)實現(xiàn)要素：

本發(fā)明概念的示例性實施例提供一種系統(tǒng)。所述系統(tǒng)包括：主裝置，被配置為生成具有周期脈沖的第一信號，其中，第一信號包括數(shù)據(jù)；以及從裝置，包括引腳、延遲電路、緩沖器和處理電路，其中，從裝置在引腳接收第一信號，使用延遲電路延遲第一信號以生成具有第一延遲的第二信號，使用緩沖器延遲第一信號以生成具有第二延遲的第三信號，并且在處理電路使用第三信號從第二信號讀取數(shù)據(jù)。

第一延遲可以大于第二延遲。

可以在第三信號的上升沿從第二信號讀取數(shù)據(jù)。

可以在第三信號的下降沿從第二信號讀取數(shù)據(jù)。

數(shù)據(jù)的值可以基于第一信號的占空比。

當(dāng)?shù)谝恍盘柕恼伎毡刃∮?.5時，數(shù)據(jù)的值可以是0，當(dāng)?shù)谝恍盘柕恼伎毡却笥?.5時，數(shù)據(jù)的值可以是1。

當(dāng)?shù)谝恍盘柕恼伎毡刃∮?.5時，數(shù)據(jù)的值可以是1，當(dāng)?shù)谝恍盘柕恼伎毡却笥?.5時，數(shù)據(jù)的值可以是0。

處理電路可以包括鎖存器。

所述系統(tǒng)還可以包括：地址解碼寄存器，被配置為從鎖存器串行接收數(shù)據(jù)。

地址解碼寄存器可以包括：數(shù)據(jù)存儲單元，被配置為存儲從鎖存器接收的數(shù)據(jù)；控制邏輯，被配置為對第三信號的周期數(shù)計數(shù)，并且當(dāng)達(dá)到預(yù)定周期數(shù)時輸出控制信號；以及輸出寄存器，被配置為響應(yīng)于來自控制邏輯的控制信號并行輸出存儲在數(shù)據(jù)存儲單元中的數(shù)據(jù)。

地址解碼寄存器可以包括：數(shù)據(jù)存儲單元，被配置為存儲從鎖存器接收的數(shù)據(jù)，其中，所述數(shù)據(jù)包括頭數(shù)據(jù)、尾數(shù)據(jù)和有效載荷數(shù)據(jù)；控制邏輯，被配置為當(dāng)頭數(shù)據(jù)和尾數(shù)據(jù)滿足預(yù)定條件時輸出控制信號；以及輸出寄存器，被配置為響應(yīng)于來自控制邏輯的控制信號并行輸出有效載荷數(shù)據(jù)。

主裝置可以包括輸出第一信號的引腳。

主裝置的引腳和從裝置的引腳使用單線彼此連接。

主裝置可以包括信號生成器，以生成第一信號。

本發(fā)明概念的示例性實施例提供一種裝置。所述裝置包括：單引腳，被配置為接收第一信號，所述第一信號包括數(shù)據(jù)且具有周期脈沖；延遲電路，被配置為延遲第一信號，并且生成具有第一延遲的第二信號；緩沖器，被配置為延長第一信號，并且生成具有第二延遲的第三信號；以及處理電路，被配置為使用第三信號從第二信號讀取數(shù)據(jù)。

第一延遲可以大于第二延遲。

第三信號可以是時鐘信號，第二信號可以是數(shù)據(jù)信號。

可以在第一信號的上升沿或下降沿從第二信號讀取數(shù)據(jù)。

數(shù)據(jù)可以根據(jù)第一信號的占空比改變。

當(dāng)從第二信號讀取數(shù)據(jù)時，裝置以低功率模式操作。

裝置可以不包括內(nèi)部時鐘源。

本發(fā)明概念的示例性實施例提供一種操作從裝置的方法。所述方法包括：通過引腳接收包括數(shù)據(jù)且具有周期脈沖的第一信號；延遲電路延遲第一信號以生成具有第一延遲的第二信號；緩沖器延遲第一信號以生成具有第二延遲的第三信號；以及處理電路使用第三信號從第二信號讀取數(shù)據(jù)，其中，在第三信號的上升沿或下降沿從第二信號讀取數(shù)據(jù)。

數(shù)據(jù)的值可以對應(yīng)于第一信號的占空比。

當(dāng)?shù)谝恍盘柕恼伎毡刃∮?.5時，數(shù)據(jù)的值可以是0，當(dāng)?shù)谝恍盘柕恼伎毡却笥?.5時，數(shù)據(jù)的值可以是1。

附圖說明

圖1是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的數(shù)據(jù)處理系統(tǒng)的框圖。

圖2是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的圖1的主裝置生成SPEEDY信號的操作的時序圖。

圖3是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的圖1的從裝置的數(shù)據(jù)讀取操作的時序圖。

圖4是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的圖1的從裝置的操作的流程圖。

圖5是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的從裝置的框圖。

圖6是更加詳細(xì)地示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的圖5所示的從裝置的框圖。

圖7是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的圖6所示的從裝置的操作的時序圖。

圖8是根據(jù)本發(fā)明構(gòu)思的示例性實施例的圖6所示的從裝置的操作的流程圖。

圖9是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的從裝置的框圖。

圖10是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的圖9的從裝置的操作的流程圖。

圖11是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的數(shù)據(jù)處理系統(tǒng)的框圖。

圖12是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的數(shù)據(jù)處理系統(tǒng)的框圖。

圖13是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的生成具有周期下降沿的SPEEDY信號的時序圖。

圖14是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的使用具有周期下降沿的SPEEDY信號讀取數(shù)據(jù)的時序圖。

圖15是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的數(shù)據(jù)處理系統(tǒng)的框圖。

圖16是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的圖15的數(shù)據(jù)處理系統(tǒng)的操作的時序圖。

圖17是示出根據(jù)本發(fā)明概念的示例性實施例的數(shù)據(jù)處理系統(tǒng)的框圖。

圖18是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的圖17的數(shù)據(jù)處理系統(tǒng)的操作的時序圖。

圖19是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的數(shù)據(jù)處理系統(tǒng)的框圖。

圖20是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的數(shù)據(jù)處理系統(tǒng)的框圖。

具體實施方式

現(xiàn)將參照示出示例性實施例的附圖在下面更加完整地描述本發(fā)明構(gòu)思。然而，本發(fā)明構(gòu)思可以以多種不同形式體現(xiàn)，并且不應(yīng)被解釋為限制于本文闡述的實施例。

圖1是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的數(shù)據(jù)處理系統(tǒng)100的框圖。參照圖1，數(shù)據(jù)處理系統(tǒng)100可以包括主裝置110和從裝置120，并且可以通過單線發(fā)送和接收SPEEDY信號。SPEEDY信號可以是通過串行協(xié)議發(fā)送的數(shù)字信號。

主裝置110可以是能夠控制從裝置120的控制器電路或處理器。例如，可以使用但不限于基帶調(diào)制解調(diào)器處理器芯片、能夠執(zhí)行調(diào)制解調(diào)器的功能和應(yīng)用處理器(AP)的功能的芯片、AP或移動AP實現(xiàn)主裝置110。

主裝置110可以包括信號生成器111和第一引腳112。信號生成器111可以從外部時鐘源113接收時鐘信號，并且可以使用接收的時鐘信號生成SPEEDY信號。信號生成器111可以通過第一引腳112將SPEEDY信號發(fā)送到從裝置120。

根據(jù)本發(fā)明構(gòu)思的示例性實施例，信號生成器111可以生成包括時鐘信息和數(shù)據(jù)信息兩者的SPEEDY信號。換句話說，SPEEDY信號可以包括時鐘信息和數(shù)據(jù)信息兩者。為了在SPEEDY信號中包括時鐘信息，例如，信號生成器111可以持續(xù)保持SPEEDY信號的上升沿之間的間隔或SPEEDY信號的下降沿之間的間隔。換句話說，可以周期生成SPEEDY信號的下降沿或上升沿。以下，術(shù)語“下降沿之間的間隔”可以對應(yīng)于術(shù)語“下降沿周期”或“周期下降沿”。術(shù)語“上升沿之間的間隔”可以對應(yīng)于術(shù)語“上降沿周期”或“周期上降沿”。此外，為了將數(shù)據(jù)信息包括在SPEEDY信號中，信號生成器111可以調(diào)整SPEEDY信號的占空比以根據(jù)相應(yīng)數(shù)據(jù)信息改變。

可以使用但不限于射頻集成電路(RFIC)、連接芯片、指紋識別芯片、電力管理IC、電源模塊、數(shù)字顯示接口芯片、顯示驅(qū)動器IC(DDIC)或觸摸屏控制器實現(xiàn)從裝置120。

從裝置120可以包括第二引腳121、延遲電路122、緩沖器122a和處理電路123。從裝置120可以通過第二引腳121接收SPEEDY信號，并且可以使用SPEEDY信號和延遲的SPEEDY(D_SPEEDY)信號讀取包括在SPEEDY信號中的數(shù)據(jù)信息。

例如，第二引腳121可以從主裝置110的第一引腳112接收SPEEDY信號?？梢允褂玫幌抻诮佑|引腳或接觸焊盤實現(xiàn)第一引腳112和第二引腳121。第一引腳112和第二引腳121可以構(gòu)成單線，并且可以提供通過單線發(fā)送時鐘信息和數(shù)據(jù)信息兩者的單引腳接口或單總線接口?？梢允褂玫幌抻陔妭鬏斁€，例如能夠使用印刷電路板(PCB)技術(shù)制造的微帶線實現(xiàn)單線。

延遲電路122可以從第二引腳121接收SPEEDY信號。延遲電路122可以延遲SPEEDY信號，并且可以生成延遲的SPEEDY信號D_SPEEDY。例如，可以以延遲單元彼此串聯(lián)連接的延遲鏈的形式實現(xiàn)延遲電路122。

處理電路123可以通過緩沖器122a從第二引腳121接收SPEEDY信號，并且可以從延遲電路122接收延遲的SPEEDY信號D_SPEEDY。緩沖器122a可以延遲SPEEDY信號。緩沖器122a可將SPEEDY信號延遲小于延遲電路122引入的延遲的量。根據(jù)本發(fā)明構(gòu)思的示例性實施例，處理電路123可以通過使用SPEEDY信號作為時鐘信號，并且使用延遲的SPEEDY信號D_SPEEDY作為數(shù)據(jù)信號，讀取包括在SPEEDY信號中的數(shù)據(jù)信息。

例如，處理電路123可以在對應(yīng)于SPEEDY信號的上升沿或下降沿的時間點對延遲的SPEEDY信號D_SPEEDY的電壓電平(或邏輯電平)進(jìn)行采樣，因此可以讀取SPEEDY信號中包括的數(shù)據(jù)信息。例如，當(dāng)SPEEDY信號的上升沿是周期的(或周期生成)時，處理電路123可以在SPEEDY信號的每個上升沿對延遲的SPEEDY信號D_SPEEDY的電壓電平(或邏輯電平)進(jìn)行采樣，因此可以讀取SPEEDY信號中包括的數(shù)據(jù)信息。

如上所述，根據(jù)本發(fā)明構(gòu)思的示例性實施例的數(shù)據(jù)處理系統(tǒng)100可以使用包括數(shù)據(jù)信息和時鐘信息兩者的SPEEDY信號執(zhí)行接口操作。這可意味著數(shù)據(jù)處理系統(tǒng)100中的主裝置110和從裝置120中的每一個僅使用一個引腳用于數(shù)據(jù)信息和時鐘信息的發(fā)送和接收。因此，可以減少用于實現(xiàn)數(shù)據(jù)處理系統(tǒng)100的引腳的數(shù)量。隨著引腳數(shù)量減少，也可以減小用于實現(xiàn)集成電路的面積。

例如，根據(jù)集成電路間(I2C)接口技術(shù)，主裝置和從裝置中的每一個可以使用至少兩個引腳，以發(fā)送和接收時鐘信號和數(shù)據(jù)信號。換句話說，主裝置和從裝置中的每一個可以使用用于發(fā)送和接收時鐘信號的引腳以及用于發(fā)送和接收數(shù)據(jù)信號的引腳。然而，根據(jù)本發(fā)明構(gòu)思的示例性實施例的數(shù)據(jù)處理裝置100中的主裝置110和從裝置120中的每一個可以僅包括用于發(fā)送和接收SPEEDY信號的一個引腳，從而與I2C接口技術(shù)相比，減小用于實現(xiàn)集成電路的面積。

此外，由于從裝置120從主裝置110接收時鐘信息，因此從裝置120可不包括諸如環(huán)形振蕩器或電阻器-電容器(RC)振蕩器的組件。在這種情況下，由于不必驅(qū)動用于生成內(nèi)部時鐘的組件，因此不會消耗用于生成內(nèi)部時鐘的電力，從而能夠以較少電力驅(qū)動數(shù)據(jù)處理系統(tǒng)100。

圖2是示出圖1的主裝置100生成SPEEDY信號的操作的時序圖。為了描述方便，假設(shè)SPEEDY信號的上升沿(或低到高的轉(zhuǎn)變)是周期的。然而，本發(fā)明構(gòu)思可不限于此。例如，在SPEEDY信號中，下降沿(或高到低的轉(zhuǎn)變)可以是周期的。在此，術(shù)語“具有周期上升沿的信號”可以意味著信號具有周期上升沿(或以周期方式發(fā)生的低到高的轉(zhuǎn)變)。

參照圖2，主裝置110的信號生成器111可以基于時鐘信號CLK生成具有周期上升沿的SPEEDY信號。換句話說，可以使用時鐘信號CLK的上升沿將信號生成器111同步，并且可以持續(xù)保持SPEEDY信號的上升沿之間的間隔以具有周期T。由于周期生成SPEEDY信號的上升沿，因此SPEEDY信號可以在從裝置120中用作時鐘信號。

此外，主裝置110的信號生成器111可以生成具有根據(jù)相應(yīng)數(shù)據(jù)信息改變的占空比的SPEEDY信號。例如，當(dāng)生成對應(yīng)于數(shù)據(jù)“0”的SPEEDY信號時，信號生成器111可以調(diào)整SPEEDY信號的占空比，使得t1短于t2，換句話說，占空比(t1/T)小于0.5。另外，當(dāng)生成對應(yīng)于數(shù)據(jù)“1”的SPEEDY信號時，信號生成器111可以調(diào)整SPEEDY信號的占空比，使得t3長于t4，換句話說，占空比(t3/T)大于0.5。作為另一示例，信號生成器111可以調(diào)整SPEEDY信號的占空比，使得對應(yīng)于數(shù)據(jù)“0”的SPEEDY信號的占空比(t1/T)大于對應(yīng)于數(shù)據(jù)“1”的SPEEDY信號的占空比(t3/T)。

由于根據(jù)相應(yīng)數(shù)據(jù)不同地調(diào)整SPEEDY信號的占空比，因此延遲的SPEEDY信號D_SPEEDY可以用作從裝置120中的數(shù)據(jù)信號。

可以對SPEEDY信號的占空比做出不同的調(diào)整。例如，信號生成器111可以使用過采樣主時鐘信號CLK調(diào)整占空比。另外，信號生成器111可以包括延遲單元，可以使用延遲單元調(diào)整SPEEDY信號的占空比。

圖3是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的圖1的從裝置120的數(shù)據(jù)讀取操作的時序圖。為了描述方便，假設(shè)圖2中生成的SPEEDY信號從主裝置110發(fā)送到從裝置120。

參照圖3，可以通過延遲電路122將通過第二引腳121接收的SPEEDY信號延遲“td”。延遲的SPEEDY信號D_SPEEDY和SPEEDY信號可以被傳送到處理電路123，并且處理電路123可以使用延遲的SPEEDY信號D_SPEEDY作為數(shù)據(jù)信號并且使用SPEEDY信號作為時鐘信號讀取數(shù)據(jù)。

下面，將更加完全地描述處理電路123的操作。處理電路123可以接收SPEEDY信號的上升沿作為時鐘，并且可以在對應(yīng)于SPEEDY信號的上升沿的時間點檢查延遲的SPEEDY信號D_SPEEDY的電壓電平(或邏輯電平)。例如，在對應(yīng)于SPEEDY信號的上升沿的時間點延遲的SPEEDY信號D_SPEEDY的電壓電平是“L”(例如，低)的情況下，處理電路123可以將對應(yīng)于SPEEDY信號的上升沿的數(shù)據(jù)確定為“0”。在對應(yīng)于SPEEDY信號的上升沿的時間點延遲的SPEEDY信號D_SPEEDY的電壓電平是“H”(例如，高)的情況下，處理電路123可以將對應(yīng)于SPEEDY信號的上升沿的數(shù)據(jù)確定為“1”。處理電路123可以以上述方式讀取從主裝置110發(fā)送的數(shù)據(jù)信息。

當(dāng)延遲電路122延遲SPEEDY信號并且生成延遲的SPEEDY信號D_SPEEDY時，可發(fā)生延遲時間變?yōu)槎逃诨蜷L于用戶設(shè)置的延遲時間“td”的延遲誤差。延遲電路122的延遲誤差可根據(jù)工藝的缺陷、電壓電平、溫度等改變。

為了防止由于延遲誤差導(dǎo)致的數(shù)據(jù)讀取操作失敗，根據(jù)本發(fā)明構(gòu)思的示例性實施例的數(shù)據(jù)處理系統(tǒng)100可以基于預(yù)期的延遲誤差范圍調(diào)整SPEEDY信號的占空比。例如，由于延遲電路122的準(zhǔn)確度降低(例如，預(yù)期大的延遲誤差)，因此可以做出調(diào)整，使得對應(yīng)于數(shù)據(jù)“0”的占空比(t1/T)(參照圖2)和對應(yīng)于數(shù)據(jù)“1”的占空比(t3/T)(參照圖2)之間的差增加。

例如，在延遲電路122的延遲誤差大的情況下，對應(yīng)于數(shù)據(jù)“0”的占空比與對應(yīng)于數(shù)據(jù)“1”的占空比可以被設(shè)置為0.1:0.9。另外，在延遲電路122的延遲誤差小的情況下，對應(yīng)于數(shù)據(jù)“0”的占空比與對應(yīng)于數(shù)據(jù)“1”的占空比可以被設(shè)置為0.3:0.7。

上述描述是示例性的，因此，本發(fā)明構(gòu)思可不限于此。例如，在圖1中，時鐘源113置于主裝置110的外部。然而，本發(fā)明構(gòu)思可以不限于此。例如，時鐘源113可以安裝在主裝置110上。此外，在圖1中，從裝置120不從外部裝置接收時鐘信號，并且不包括時鐘生成組件。然而，從裝置120可以被實現(xiàn)為從外部裝置接收時鐘信號，或者其中包括用于生成時鐘的電路。在此情況下，從裝置120可使用從主裝置110發(fā)送的SPEEDY信號的時鐘信息以高速鎖存數(shù)據(jù)，并且可以使用來自外部裝置的時鐘信號作為用于休眠模式的低速時鐘。

圖4是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的圖1的從裝置120的操作的流程圖。

在步驟S110，從裝置120可通過第二焊盤121接收SPEEDY信號。SPEEDY信號在圖4中被示出為SPI。SPEEDY信號可以分別提供給延遲電路122和處理電路123。

在步驟S120，延遲電路122可以將SPEEDY信號延遲，以生成延遲的SPEEDY信號D_SPEEDY。延遲電路122可以將SPEEDY信號延遲例如“td”，“td”可以具有對應(yīng)于SPEEDY信號的占空比50％(或0.5)的延遲時間。

在步驟S130，處理電路123可以在對應(yīng)于SPEEDY信號的上升沿或下降沿的每個時間點讀取延遲的SPEEDY信號D_SPEEDY的數(shù)據(jù)信息。例如，處理電路123可以通過第二焊盤121接收SPEEDY信號，并且可以從延遲電路122接收延遲的SPEEDY信號D_SPEEDY。處理電路123可以使用SPEEDY信號的每個上升沿(或每個下降沿)作為時鐘信號，并且使用延遲的SPEEDY信號D_SPEEDY作為數(shù)據(jù)信號。處理電路123可以在對應(yīng)于SPEEDY信號的每個上升沿(或每個下降沿)的時間點讀取延遲的SPEEDY信號D_SPEEDY的電壓電平(或邏輯電平)。

以這種方式，從裝置120可以通過一個引腳接收SPEEDY信號，并且讀取包括在SPEEDY信號中的數(shù)據(jù)信息，而不從外部裝置單獨(dú)接收時鐘信號。

圖5是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的從裝置220的框圖。圖5所示的從裝置220可與圖1所示的從裝置120相似。因此，將使用相似標(biāo)號描述相似組件。此外，為了描述方便，將描述從裝置120和220之間的差異。參照圖5，從裝置220可以包括第二引腳221、延遲電路222、觸發(fā)器223和地址解碼寄存器224。從裝置220還可以包括圖1的緩沖器122a。

如圖5所示，從裝置220可以通過引腳221接收SPEEDY信號，并且可以輸出包括在SPEEDY信號中的數(shù)據(jù)信息作為多個通用輸入/輸出(GPIO)值。換句話說，從裝置220可以通過一個引腳221串行接收數(shù)據(jù)，并且可以對串行接收的數(shù)據(jù)進(jìn)行解碼，并且并行輸出多個GPIO值GPIO_1至GPIO_n。

通常，對于主裝置和從裝置通過GPIO接口交換數(shù)據(jù)，從裝置可以具有對應(yīng)于GPIO接口的多個物理GPIO引腳。例如，如果在從裝置接收到8比特并行數(shù)據(jù)，則從裝置將具有8個物理GPIO引腳。然而，根據(jù)本發(fā)明構(gòu)思的示例性實施例的從裝置220可以包括用于與主裝置數(shù)據(jù)交換的一個物理引腳，因此與支持一般GPIO功能的從裝置相比，可以以小面積實現(xiàn)從裝置220。將參照圖6至圖10描述支持圖5的GPIO功能的本發(fā)明構(gòu)思的示例性實施例。

圖6是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的圖5所示的從裝置220的框圖，圖7是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的圖6所示的從裝置220的操作的時序圖。

參照圖6，從裝置220可以包括第二引腳221、延遲電路222、觸發(fā)器223和地址解碼寄存器224。地址解碼寄存器224可以包括數(shù)據(jù)存儲單元225、輸出單元226和控制邏輯227。

從裝置220可以通過第二引腳221接收從主裝置發(fā)送的SPEEDY信號。如圖7所示，可以按周期生成SPEEDY信號的上升沿，SPEEDY信號的占空比可以根據(jù)數(shù)據(jù)改變。

SPEEDY信號可以分別提供給延遲電路222和觸發(fā)器223，并且延遲電路222可以將SPEEDY信號延遲“td”，并且可以生成如圖7所示的延遲的SPEEDY信號D_SPEEDY。延遲電路222可以將延遲的SPEEDY信號D_SPEEDY提供給觸發(fā)器223。

觸發(fā)器223可以接收SPEEDY信號和延遲的SPEEDY信號D_SPEEDY。觸發(fā)器223可以在SPEEDY信號的每個上升時間點鎖存延遲的SPEEDY信號D_SPEEDY。換句話說，如圖7所示，當(dāng)在SPEEDY信號的每個上升時間點，延遲的SPEEDY信號D_SPEEDY的電壓電平(或邏輯電平)是“L”時，觸發(fā)器223可以鎖存數(shù)據(jù)“0”。另外，當(dāng)在SPEEDY信號的每個上升時間點，延遲的SPEEDY信號D_SPEEDY的電壓電平(或邏輯電平)是“H”時，觸發(fā)器223可以鎖存數(shù)據(jù)“1”。觸發(fā)器223鎖存的數(shù)據(jù)可以按順序被傳送到數(shù)據(jù)存儲單元225。

數(shù)據(jù)存儲單元225可以從觸發(fā)器223接收數(shù)據(jù)，并且可從SPEEDY信號接收時鐘(例如，周期上升沿或周期下降沿)。如圖6所示，可以但不限于以多個觸發(fā)器225_1至225_n串聯(lián)連接的移位寄存器的形式實現(xiàn)數(shù)據(jù)存儲單元225。在以移位寄存器的形式實現(xiàn)數(shù)據(jù)存儲單元225的情況下，數(shù)據(jù)存儲單元225可以按順序移位，并且存儲從觸發(fā)器223接收的數(shù)據(jù)。例如，如圖7所示，數(shù)據(jù)存儲單元225的觸發(fā)器225_1至225_n可以臨時存儲數(shù)據(jù)“00101101”。

輸出單元226可以連接到數(shù)據(jù)存儲單元225，并且可以并行輸出存儲在數(shù)據(jù)存儲單元225中的數(shù)據(jù)。可以如圖6所示使用但不限于并聯(lián)連接的多個觸發(fā)器226_1至226_n實現(xiàn)輸出單元226。在使用多個觸發(fā)器226_1至226_n實現(xiàn)輸出單元226的情況下，觸發(fā)器226_1至226_n的輸入端子可以分別連接到數(shù)據(jù)存儲單元225的觸發(fā)器225_1至225_n的輸出端子。觸發(fā)器226_1至226_n中的每一個可以從控制邏輯227接收時鐘信號。

控制邏輯227可以控制數(shù)據(jù)存儲單元225和輸出單元226，存儲在數(shù)據(jù)存儲單元225的數(shù)據(jù)可以在控制邏輯227的控制下通過輸出單元226同時輸出?？刂茊卧?27可以被設(shè)計為使用如圖6所示的AND電路控制數(shù)據(jù)存儲單元225和輸出單元226。在這種情況下，控制邏輯227可以對SPEEDY信號的時鐘(例如，上升沿或下降沿)計數(shù)，以控制輸出單元226的輸出操作。

例如，如圖6所示，控制邏輯227的輸出信號和SPEEDY信號可以被提供作為AND門的輸入，并且AND門的輸出可以作為時鐘被提供到輸出單元226的觸發(fā)器226_1至226_n。控制邏輯227可以對SPEEDY信號的時鐘(例如，上升沿或下降沿)計數(shù)，并且當(dāng)計數(shù)結(jié)果與預(yù)定值相同時，可以將低到高轉(zhuǎn)變的信號輸出到AND門?？刂七壿?27可以包括用于計數(shù)的計數(shù)器，并且可以從單獨(dú)的裝置接收預(yù)定值。

在對SPEEDY信號的第8上升沿進(jìn)行計數(shù)的時間點，如圖7所示，提供到AND門的控制邏輯227的輸出信號可以具有低到高的轉(zhuǎn)變。在這種情況下，由于兩個高電平信號被施加到AND門的輸入端子，AND門可以將高電平信號輸出到輸出單元226的觸發(fā)器226_1至226_n的時鐘端子。因此，輸出單元226的觸發(fā)器226_1至226_n可以同時輸出數(shù)據(jù)存儲單元225中存儲的數(shù)據(jù)作為GPIO值。如圖7所示，輸出單元226的觸發(fā)器226_1至226_n可以輸出觸發(fā)器225_1至225_n中存儲的數(shù)據(jù)作為第一GPIO值GPIO_1至第八GPIO值GPIO_8。

如上所述，根據(jù)本發(fā)明構(gòu)思的示例性實施例的從裝置220可以通過一個物理引腳接收包括數(shù)據(jù)信息和時鐘信息的信號，并且可以并行輸出接收的信號作為多個GPIO值。因此，與支持一般GPIO功能的從裝置相比，根據(jù)本發(fā)明構(gòu)思的示例性實施例的從裝置220可以以小面積實現(xiàn)。

圖8是根據(jù)本發(fā)明構(gòu)思的示例性實施例的圖6所示的從裝置220的操作的流程圖。

在步驟S210，從裝置220可以通過第二引腳221接收SPEEDY信號，并且SPEEDY信號可以被提供到延遲電路222和觸發(fā)器223。

在步驟S220，延遲電路222可以將SPEEDY信號延遲預(yù)定時間，并且可以將延遲的SPEEDY信號D_SPEEDY提供到觸發(fā)器223。

在步驟S230，觸發(fā)器223可以使用SPEEDY信號作為時鐘信號并且使用延遲的SPEEDY信號D_SPEEDY作為數(shù)據(jù)信號從延遲的SPEEDY信號D_SPEEDY讀取數(shù)據(jù)。

在步驟S240，觸發(fā)器223讀取的數(shù)據(jù)可以被發(fā)送到數(shù)據(jù)存儲單元225，并且數(shù)據(jù)存儲單元225可以臨時存儲讀取的數(shù)據(jù)。例如，數(shù)據(jù)存儲單元225可以在如圖6所示的移位寄存器中存儲讀取的數(shù)據(jù)。在這種情況下，數(shù)據(jù)存儲單元225可以響應(yīng)于SPEEDY信號的時鐘按順序存儲輸入的數(shù)據(jù)，使得數(shù)據(jù)按順序移位到觸發(fā)器225_1至225_n。

在步驟S250，控制邏輯227可以確定SPEEDY信號的時鐘的計數(shù)結(jié)果與預(yù)定值是否相同。如圖6和圖7所示，控制邏輯227可以對SPEEDY信號的上升沿計數(shù)，并且可以確定計數(shù)的上升沿的數(shù)量是否達(dá)到預(yù)定值。

如果計數(shù)的上升沿的數(shù)量不與預(yù)定值相同，則控制邏輯227可以不輸出存儲在數(shù)據(jù)存儲單元225的數(shù)據(jù)。在這種情況下，在SPEEDY信號的下一上升沿(S260)，觸發(fā)器223可以再次執(zhí)行操作S230、S240和S250。

如果計數(shù)的上升沿的數(shù)量與預(yù)定值相同，則控制邏輯227可以控制數(shù)據(jù)存儲單元225和輸出單元226，使得并行輸出存儲在數(shù)據(jù)存儲單元225的數(shù)據(jù)作為多個GPIO值(S270)。

因此，可以并行輸出包括在SPEEDY信號中的數(shù)據(jù)作為多個GPIO值。

圖9是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的從裝置的框圖。除了控制邏輯的配置和操作之外，圖9所示的從裝置320與圖6所示的從裝置220相似，因此，下面將描述圖6和圖9中的從裝置之間的差異。因此，將使用相似標(biāo)號描述相似組件，并且可以省略對與圖6中的組件相同或相似的組件的描述。

參照圖9，包括在SPEEDY信號中的數(shù)據(jù)可以包括頭數(shù)據(jù)和尾數(shù)據(jù)以及分配給多個GPIO GPIO_1至GPIO_n的數(shù)據(jù)?？刂七壿?327_1,327_2)可以基于頭條件和尾條件執(zhí)行控制，使得存儲在數(shù)據(jù)存儲單元325的數(shù)據(jù)可以通過輸出單元326的觸發(fā)器226_1至226_n并行輸出。

例如，包括在SPEEDY信號中的數(shù)據(jù)可以包括頭條件和尾條件以及對應(yīng)于圖9所示的多個GPIO的數(shù)據(jù)。第一控制電路327_1和第二控制電路327_2的輸出可以連接到AND門的輸入，并且當(dāng)頭條件和尾條件分別被滿足時，可以從低轉(zhuǎn)變到高。此外，AND門的輸出可以共同連接到輸出單元326的觸發(fā)器326_1至326_n的時鐘端子。

鑒于上面的描述，當(dāng)包括在SPEEDY信號中的頭條件和尾條件中的相應(yīng)一個被滿足時，提供到AND門的第一控制電路327_1和第二控制電路327_2的輸出中的每一個可以從低轉(zhuǎn)變?yōu)楦摺．?dāng)包括在SPEEDY信號中的頭條件和尾條件兩者都被滿足時，AND門可以將高電平信號提供給輸出單元326的觸發(fā)器326_1至326_n的時鐘端子中的每一個。在這種情況下，存儲在數(shù)據(jù)存儲單元325的數(shù)據(jù)可以通過輸出單元326的觸發(fā)器326_1至326_n被并行輸出。

如上所述，由于輸出存儲在數(shù)據(jù)存儲單元325的數(shù)據(jù)的時間點可以根據(jù)頭條件和尾條件調(diào)整，因此可以減少從裝置320的小故障的出現(xiàn)。

盡管圖9示出控制邏輯被劃分為第一控制電路327_1和第二控制電路327_2，但是本發(fā)明構(gòu)思可不限于此。例如，第一控制電路327_1和第二控制電路327_2可以物理上集成到一個電路中。此外，盡管圖6的控制邏輯227和圖9的控制邏輯(327_1,327_2)中的每一個連接到AND門，但是圖6的控制邏輯227和圖9的控制邏輯(327_1,327_2)中的每一個可以連接到不同于AND門的邏輯門。此外，圖6的控制邏輯227和圖9的控制邏輯(327_1,327_2)中的每一個可以被實現(xiàn)為執(zhí)行邏輯門的操作。

圖9示出SPEEDY信號包括頭條件和尾條件以及數(shù)據(jù)。然而，根據(jù)本發(fā)明構(gòu)思的示例性實施例的SPEEDY信號可以包括與從裝置相關(guān)的附加信息。例如，在從裝置支持誤差檢測功能或誤差校正功能的情況下，SPEEDY信號可以包括奇偶校驗信息以及數(shù)據(jù)。

圖10是根據(jù)本發(fā)明構(gòu)思的示例性實施例的圖9的從裝置320的操作的流程圖。

在步驟S310，觸發(fā)器223(參照圖6)可以使用SPEEDY信號作為時鐘信號并且使用延遲的SPEEDY信號D_SPEEDY作為數(shù)據(jù)信號從延遲的SPEEDY信號D_SPEEDY讀取數(shù)據(jù)。

在步驟S320，通過觸發(fā)器223讀取的數(shù)據(jù)可以被發(fā)送到數(shù)據(jù)存儲單元325，并且數(shù)據(jù)存儲單元325可以臨時存儲輸入的數(shù)據(jù)。

在步驟S330，第一控制電路327_1可以檢查SPEEDY信號的頭條件是否被滿足，并且第二控制電路327_2可以檢查SPEEDY信號的尾條件是否被滿足。

如果不滿足頭條件和尾條件，則第一控制電路327_1和第二控制電路327_2可以延遲輸出存儲在數(shù)據(jù)存儲單元325的數(shù)據(jù)(S340)。在這種情況下，在SPEEDY信號的下一上升沿，可以再次執(zhí)行操作S310、S320和S330。

如果頭條件和尾條件兩者都被滿足，則第一控制電路327_1和第二控制電路327_2可以控制輸出單元326，使得并行輸出存儲在數(shù)據(jù)存儲單元325的數(shù)據(jù)作為多個GPIO(S350)。

這樣，根據(jù)本發(fā)明構(gòu)思的示例性實施例的從裝置可以通過使用頭條件和尾條件代替對SPEEDY信號的上升沿的數(shù)量計數(shù)調(diào)整并行輸出數(shù)據(jù)的時間點。

圖11是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的數(shù)據(jù)處理系統(tǒng)400的框圖。圖11所示的數(shù)據(jù)處理系統(tǒng)400可以與圖1所示的數(shù)據(jù)處理系統(tǒng)100相似。因此，將使用相似標(biāo)號描述相似組件。下面，將主要描述數(shù)據(jù)處理系統(tǒng)100和400之間的差異。

參照圖11，從裝置410和主裝置420可以以使用SPEEDY信號的SPEEDY接口技術(shù)交換數(shù)據(jù)。不同于圖1，圖11的從裝置410可以是處理器，例如，主裝置420可以是DDIC。

在圖11中，可以使用但不限于基帶調(diào)制解調(diào)器處理器芯片、能夠執(zhí)行調(diào)制解調(diào)器的功能和AP的功能的芯片、AP或移動AP實現(xiàn)從裝置410。可以使用但不限于RFIC、連接芯片、指紋識別芯片、電力管理IC、電源模塊、數(shù)字顯示接口芯片、DDIC或觸摸屏控制器實現(xiàn)主裝置420。從裝置410可以包括處理電路413、延遲電路412和第一引腳411。主裝置420可以包括信號生成器422和第二引腳421。主裝置420可以連接到時鐘源423。

如圖11所示，當(dāng)AP進(jìn)入用于省電的休眠模式時，例如，AP可以作為SPEEDY接口的從裝置操作，DDIC可以作為SPEEDY接口的主裝置操作。

通常，當(dāng)AP進(jìn)入休眠模式時，可以從外部裝置接收32KHz休眠時鐘信號，或者可以從內(nèi)部生成休眠時鐘信號。例如，在需要喚醒的情況下，DDIC可以發(fā)送低速的數(shù)據(jù)包，以向AP傳送中斷信號。AP可以通過使用32KHz休眠時鐘信號對數(shù)據(jù)包進(jìn)行解碼，并且可以響應(yīng)于中斷信號執(zhí)行喚醒操作。鑒于以上描述，AP可以繼續(xù)以低速與DDIC通信，以應(yīng)對睡眠模式下的喚醒操作。在這種情況下，可以保持低速休眠時鐘信號的開啟狀態(tài)。

相反，作為從裝置410，AP可以在休眠模式下從SPEEDY信號接收時鐘信息和數(shù)據(jù)信息兩者。此外，從裝置410可以使用包括在SPEEDY信號中的時鐘信息和數(shù)據(jù)信息生成請求喚醒操作的中斷信號。由于包括在SPEEDY信號中的時鐘信息頻率高于休眠時鐘信號，因此與之前段落中描述的一般AP相比，可以更快地將從裝置410從休眠模式切換到喚醒狀態(tài)。此外，由于從裝置410不必檢查通過使用休眠模式下的休眠時鐘信號是否接收到數(shù)據(jù)，因此從裝置410可以保持其時鐘信號都關(guān)閉，因此，與一般AP相比，可以減少圖11所示的AP的功耗。

圖12是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的數(shù)據(jù)處理系統(tǒng)500的框圖。圖12所示的數(shù)據(jù)處理系統(tǒng)500可以與圖1和圖11所示的數(shù)據(jù)處理系統(tǒng)100和400相似，因此，將使用相似標(biāo)號描述相似組件，并且下面將描述它們之間的差異。

參照圖12，數(shù)據(jù)處理系統(tǒng)500可以包括主裝置510和從裝置520，主裝置510和從裝置520中的每一個包括信號生成器、延遲電路和處理電路。例如，主裝置150可以包括用于生成SPEEDY信號的信號生成器515以及用于接收和處理SPEEDY信號的延遲電路513和處理電路514，從裝置520可以包括用于生成SPEEDY信號的信號生成器522以及用于接收和處理SPEEDY信號的延遲電路524和處理電路525。因此，數(shù)據(jù)處理系統(tǒng)500可以通過SPEEDY接口提供雙向通信。為了使用單線提供雙向SPEEDY接口，主裝置510和從裝置520還可以分別包括切換電路512和切換電路523。主裝置510可以連接到時鐘源516，從裝置520可以連接到時鐘源526。

例如，在主裝置510生成SPEEDY信號并將其傳送到從裝置520的情況下，主裝置510的切換電路512可以在信號生成器515和第一引腳511之間提供通信路徑，并且從裝置520的切換電路523可以在第二引腳521和延遲電路524之間提供通信路徑。在從裝置520生成SPEEDY信號并將其傳送到主裝置510的情況下，從裝置520的切換電路523可以在信號生成器522和第二引腳521之間提供通信路徑，并且主裝置510的切換電路512可以在第一引腳511和延遲電路513之間提供通信路徑。

鑒于上述切換操作和SPEEDY信號發(fā)送和接收方法，數(shù)據(jù)處理系統(tǒng)500可以使用單線提供雙向SPEEDY接口。

圖13是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的生成具有周期下降沿的SPEEDY信號的時序圖。圖14是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的使用具有周期下降沿的SPEEDY信號讀取數(shù)據(jù)的時序圖。可以通過圖1所示的數(shù)據(jù)處理系統(tǒng)100完成參照圖13和圖14描述的操作。參照圖13和圖14描述的操作可與參照圖2和圖3描述的操作相似，因此下面可描述其間的差異。

參照圖1和圖13，主裝置110的信號生成器111可以生成下降沿與下一下降沿之間的間隔恒定的SPEEDY信號。由于周期生成下降沿，因此從裝置120可以使用SPEEDY信號作為時鐘信號。

為了將數(shù)據(jù)信息包括在SPEEDY信號中，主裝置110的信號生成器111可以基于相應(yīng)數(shù)據(jù)調(diào)整SPEEDY信號的占空比。在這種情況下，不同于圖2的SPEEDY信號，圖13的SPEEDY信號可以改變，使得對應(yīng)于數(shù)據(jù)“0”的SPEEDY信號的占空比(t2/T)大于對應(yīng)于數(shù)據(jù)“1”的SPEEDY信號的占空比(t4/T)。例如，對應(yīng)于數(shù)據(jù)“0”的SPEEDY信號的占空比(t2/T)可以大于0.5，對應(yīng)于數(shù)據(jù)“1”的SPEEDY信號的占空比(t4/T)可以小于0.5。

參照圖1和圖14，從裝置120的延遲電路122可以將SPEEDY信號延遲“td”，并且可以生成延遲的SPEEDY信號D_SPEEDY。從裝置120的處理電路123可以從第二引腳121接收SPEEDY信號，并且可以從延遲電路122接收延遲的SPEEDY信號D_SPEEDY。處理電路123可以使用SPEEDY信號作為時鐘信號并且使用延遲的SPEEDY信號D_SPEEDY作為數(shù)據(jù)信號讀取數(shù)據(jù)信息。

在這種情況下，不同于圖3，當(dāng)延遲的SPEEDY信號D_SPEEDY的電壓電平(或邏輯電路)是“H”時，處理電路123可以將與其相應(yīng)的數(shù)據(jù)讀取為“0”；當(dāng)延遲的SPEEDY信號D_SPEEDY的電壓電平(或邏輯電路)是“L”時，處理電路123可以將與其相應(yīng)的數(shù)據(jù)讀取為“1”。

如參照圖13和圖14所述，根據(jù)本發(fā)明構(gòu)思的示例性實施例的數(shù)據(jù)處理系統(tǒng)可以使用下降沿將時鐘信號傳送到從裝置。

圖15是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的數(shù)據(jù)處理系統(tǒng)600的框圖，圖16是根據(jù)本發(fā)明構(gòu)思的示例性實施例的圖15的數(shù)據(jù)處理系統(tǒng)600的操作的時序圖。圖15所示的數(shù)據(jù)處理系統(tǒng)600可與圖1所示的數(shù)據(jù)處理系統(tǒng)100相似。因此，將使用相似標(biāo)號描述相似組件，并且可以省略重復(fù)或反復(fù)的描述。為了方便描述，假設(shè)具有周期上升沿的SPEEDY信號被傳送到參照圖1和圖2描述的從裝置。

不同于從裝置120(參見圖1)，圖15所示的從裝置620還可以包括第二引腳621和延遲電路623之間的反相電路622。從裝置620的延遲電路623可以接收并延遲反相的SPEEDY信號I_SPEEDY，并且可以生成延遲的I_SPEEDY信號DI_SPEEDY。處理電路624可以接收I_SPEEDY信號和DI_SPEEDY信號，并且可以使用I_SPEEDY信號作為時鐘信號并且使用DI_SPEEDY信號作為數(shù)據(jù)信號執(zhí)行讀取操作。

例如，參照圖16，反相電路622可將SPEEDY信號反相，以生成I_SPEEDY信號。在這種情況下，通過反相電路622可能會發(fā)生延遲“ti”。此外，不同于上升沿是周期的SPEEDY信號，反相可以允許I_SPEEDY信號的下降沿是周期的。延遲電路623可以將I_SPEEDY信號延遲“td”，并且可以生成DI_SPEEDY信號。

處理電路624可以通過使用I_SPEEDY信號的下降沿作為時鐘信號并且使用DI_SPEEDY信號的占空比作為數(shù)據(jù)信號讀取包括在SPEEDY信號中的數(shù)據(jù)。當(dāng)在I_SPEEDY信號的下降沿DI_SPEEDY信號是“H”時，處理電路624可以將與其相應(yīng)的數(shù)據(jù)讀取為“0”。當(dāng)在I_SPEEDY信號的下降沿DI_SPEEDY信號是“L”時，處理電路624可以將與其相應(yīng)的數(shù)據(jù)讀取為“1”。

這樣，根據(jù)本發(fā)明構(gòu)思的示例性實施例的數(shù)據(jù)處理系統(tǒng)可以通過使用反相電路622將SPEEDY信號的上升沿轉(zhuǎn)換成下降沿，并且可使用下降沿作為時鐘信號讀取包括在SPEEDY信號中的數(shù)據(jù)信息。

盡管在圖15和圖16中本發(fā)明構(gòu)思的示例性實施例被示例為生成具有周期上升沿的SPEEDY信號的主裝置和將SPEEDY信號反相并且使用反相的SPEEDY信號的下降沿作為時鐘信號的從裝置，但是本發(fā)明構(gòu)思不限于此。例如，主裝置可以生成具有周期下降沿的SPEEDY信號，并且從裝置可以將SPEEDY信號反相并且可以使用反相的SPEEDY信號的上升沿作為時鐘信號。

在圖15和圖16中，本發(fā)明構(gòu)思的示例性實施例被示例為具有一個反相器的反相電路622。然而，本發(fā)明構(gòu)思不限于此。例如，可以使用諸如反相器鏈等的各種電路實現(xiàn)反相電路622。

圖17是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的數(shù)據(jù)處理系統(tǒng)700的框圖，圖18是根據(jù)本發(fā)明構(gòu)思的示例性實施例的圖17的數(shù)據(jù)處理系統(tǒng)700的操作的時序圖。圖17所示的數(shù)據(jù)處理系統(tǒng)700可以與圖15所示的數(shù)據(jù)處理系統(tǒng)600相似。因此，將使用相似標(biāo)號描述相似組件，并且可以省略重復(fù)或反復(fù)的描述。為了方便描述，假設(shè)具有周期上升沿的SPEEDY信號被傳送到參照圖1和圖2描述的從裝置。

與圖15所示的從裝置620不同，圖17所示的從裝置720可以被實現(xiàn)為使得延遲電路723包括反相電路722。在這種情況下，延遲電路723可以接收SPEEDY信號，可以延遲SPEEDY信號，并且可以將延遲的SPEEDY信號反相。換句話說，延遲電路723可以接收SPEEDY信號，并且可以輸出DI_SPEEDY信號。如圖17所示，處理電路724可以使用SPEEDY信號作為時鐘信號并且使用DI_SPEEDY信號作為數(shù)據(jù)信號執(zhí)行讀取操作。

例如，參照圖18，延遲電路723可以從第二引腳721接收SPEEDY信號，可以將其反相，并且可以將反相的SPEEDY信號延遲“td”。因此，延遲電路723可以生成DI_SPEEDY信號。

處理電路724可以通過使用SPEEDY信號的上升沿作為時鐘信號并且使用DI_SPEEDY信號的占空比作為數(shù)據(jù)信號讀取包括在SPEEDY信號中的數(shù)據(jù)。當(dāng)在SPEEDY信號的上升沿DI_SPEEDY信號是“H”時，處理電路724可以將與其相應(yīng)的數(shù)據(jù)讀取為“0”。當(dāng)在SPEEDY信號的上升沿DI_SPEEDY信號是“L”時，處理電路724可以將與其相應(yīng)的數(shù)據(jù)讀取為“1”。

這樣，根據(jù)本發(fā)明構(gòu)思的示例性實施例的數(shù)據(jù)處理系統(tǒng)可以通過使用SPEEDY信號作為時鐘信號并且使用DI_SPEEDY信號作為數(shù)據(jù)信號讀取包括在SPEEDY信號中的數(shù)據(jù)信息。

盡管在圖17和圖18中本發(fā)明構(gòu)思的示例性實施例被示例為生成具有周期上升沿的SPEEDY信號的主裝置和使用SPEEDY信號的上升沿作為時鐘信號并且使用DI_SPEEDY信號作為數(shù)據(jù)信號的從裝置，但是本發(fā)明構(gòu)思不限于此。例如，主裝置可以生成具有周期下降沿的SPEEDY信號，并且從裝置可以使用SPEEDY信號的下降沿作為時鐘信號。

圖19是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的數(shù)據(jù)處理系統(tǒng)的示圖。在圖19中，本發(fā)明構(gòu)思的示例性實施例被示例為應(yīng)用到電力管理集成電路(PMIC)中的數(shù)據(jù)處理系統(tǒng)。

參照圖19，數(shù)據(jù)處理系統(tǒng)1800可以包括片上系統(tǒng)(SoC)810和PMIC 820。PMIC 820可以提供SoC 810使用的電壓。例如，PMIC 820可以包括第二引腳821、延遲電路822、處理電路823、電源824和開關(guān)電路825。延遲電路822和處理電路823可以用于讀取SPEEDY信號，并且向開關(guān)電路825傳送關(guān)于SoC 810使用的電壓的信息。可以通過信號生成器811生成SPEEDY信號。開關(guān)電路825可以基于接收的電壓信息調(diào)整來自電源824的電壓，并且可以將調(diào)整的電壓V提供到SoC 810。

通常，可以在SoC和PMIC之間交換數(shù)據(jù)和時鐘信號，以向PMIC發(fā)送關(guān)于SoC使用的電壓的信息。例如，在對于I2C接口在SoC和PMIC之間執(zhí)行接口操作的情況下，SoC和PMIC中的每一個可以具有至少兩個引腳。

然而，根據(jù)本發(fā)明構(gòu)思的示例性實施例的SoC 810可以通過SPEEDY接口技術(shù)向PMIC 820發(fā)送數(shù)據(jù)和時鐘信號。因此，SoC 810和PMIC 820中的每一個可以僅包括一個引腳。因此，減少了用于實現(xiàn)SoC 810和PMIC 820的面積。

圖20是示出根據(jù)本發(fā)明構(gòu)思的示例性實施例的數(shù)據(jù)處理系統(tǒng)1000的框圖。

參照圖1和圖20，主裝置1100可以是能夠分別控制從裝置1200至1900的處理器。主裝置1100和從裝置1200至1900中的每一個可以通過獨(dú)立的單線連接?？梢允褂玫幌抻诨鶐д{(diào)制解調(diào)器處理器芯片、能夠執(zhí)行調(diào)制解調(diào)器的功能和AP的功能的芯片、AP或移動AP實現(xiàn)主裝置110。用于生成時鐘TCLK的時鐘源1110也可以包括在數(shù)據(jù)處理系統(tǒng)1000中。

從裝置1200至1900可以包括但不限于RFIC 1200、PMIC 1300、電源模塊1400、輔助RFIC 1500、傳感器1600、指紋識別芯片1700、觸摸屏控制器1800和DDIC或數(shù)字顯示接口芯片1900。RFIC 1200可以包括至少一個連接芯片。例如，連接芯片可以是但不限于用于移動通信(蜂窩)的芯片、用于無線局域網(wǎng)絡(luò)(WLAN)通信的芯片、用于藍(lán)牙(BT)通信的芯片、用于全球?qū)Ш叫l(wèi)星系統(tǒng)(GNSS)通信的芯片、用于處理頻率調(diào)制(FM)音頻/視頻的芯片和/或用于近場通信(NFC)的芯片。

可以使用SPEEDY信號在主裝置1100和從裝置1200至1900中的每一個之間執(zhí)行接口操作，從而減少用于實現(xiàn)主裝置1100和從裝置1200至1900中的每一個的引腳的數(shù)量。因此，減少用于實現(xiàn)主裝置1100和從裝置1200至1900中的每一個的面積。根據(jù)本發(fā)明構(gòu)思的示例性實施例，數(shù)據(jù)處理系統(tǒng)可以使用一個引腳發(fā)送數(shù)據(jù)，從而減少芯片的價格并減少功耗。

盡管已經(jīng)參照本發(fā)明構(gòu)思的示例性實施例描述了本發(fā)明構(gòu)思，但是本領(lǐng)域的普通技術(shù)人員將理解，在不脫離所附權(quán)利要求限定的本發(fā)明構(gòu)思的精神和范圍的情況下可以對其做出各種改變和修改。