技術(shù)領(lǐng)域

本公開涉及一種半導(dǎo)體電路。

背景技術(shù)：

為了設(shè)計以高速操作的芯片，高速觸發(fā)器和高速時鐘門控電路(或時鐘門)的設(shè)計是重要的。雖然現(xiàn)有的D鎖式觸發(fā)器和時鐘門控電路占據(jù)小的區(qū)域并消耗相對少的功率，但是存在因數(shù)據(jù)至輸出延遲(DQ延遲)相對太慢而無法被施加到高速芯片所造成的限制。

技術(shù)實現(xiàn)要素：

本公開的多個方面提供了一種以高速操作的半導(dǎo)體電路。

然而，本公開的多個方面不限制于在這里闡述的那些。通過參照下面給出的本公開的具體實施方式，本公開的沒有被提及的上述和其他方面對于本領(lǐng)域普通技術(shù)人員而言將變得更加清楚。

根據(jù)本公開的一方面，提供了一種半導(dǎo)體電路，該半導(dǎo)體電路包括：第一邏輯門，接收第一輸入信號、時鐘信號和反饋信號的輸入并執(zhí)行第一邏輯操作以輸出第一輸出信號；以及第二邏輯門，接收第一邏輯門的第一輸出信號、時鐘信號以及第一輸入信號的反相信號的輸入并執(zhí)行第二邏輯操作以輸出反饋信號。

根據(jù)本公開的另一方面，提供了一種半導(dǎo)體電路，該半導(dǎo)體電路包括：第一邏輯門，接收第一輸入信號、時鐘信號和反饋信號的輸入并執(zhí)行第一邏輯操作以輸出第一輸出信號；第二邏輯門，接收第一輸入信號和反饋信號的輸入并執(zhí)行第二邏輯操作；以及第三邏輯門，接收第一邏輯門的第一輸出信號、時鐘信號和第二邏輯門的輸出信號的輸入并執(zhí)行第三邏輯操作以輸出反饋信號。

根據(jù)本公開的又一方面，提供了一種半導(dǎo)體電路，該半導(dǎo)體電路包括：第一邏輯門，接收第二輸入信號、時鐘信號和反饋信號的輸入并執(zhí)行第二邏輯操作以輸出第一輸出信號，其中，第二輸入信號通過對第一輸出信號的反相信號和第一輸入信號執(zhí)行第一子邏輯操作而產(chǎn)生；第二邏輯門，接收第一輸入信號和反饋信號的輸入以執(zhí)行第一邏輯操作；以及第三邏輯門，接收第一邏輯門的第一輸出信號、時鐘信號和第二邏輯門的輸出信號的輸入并執(zhí)行第二邏輯操作以輸出反饋信號。

根據(jù)本公開的又一方面，提供了一種半導(dǎo)體電路，該半導(dǎo)體電路具有接收D信號和時鐘信號并基于接收的D信號和時鐘信號產(chǎn)生反饋信號和輸出信號的邏輯電路。當(dāng)D信號具有高數(shù)字狀態(tài)(high digital state)時，輸出信號是時鐘信號的反相的數(shù)字表示(inverse digital representation)，當(dāng)數(shù)字信號D具有低數(shù)字狀態(tài)時，反饋信號是時鐘信號的反相的數(shù)字表示。

通過研究具體實施方式和權(quán)利要求書，本公開的這些和其他方面、實施例和優(yōu)點對于本領(lǐng)域普通技術(shù)人員而言將立刻變得清楚。

附圖說明

通過參照附圖詳細描述本公開的示例性實施例，本公開的上述和其他方面以及特征將變得更加清楚，其中：

圖1是示出根據(jù)本公開的實施例的半導(dǎo)體電路的電路圖；

圖2是用于解釋圖1的半導(dǎo)體電路的操作的時序圖；

圖3是示出根據(jù)本公開的另一實施例的半導(dǎo)體電路的電路圖；

圖4是示出根據(jù)本公開的又一實施例的半導(dǎo)體電路的電路圖；

圖5是示出根據(jù)本公開的又一實施例的半導(dǎo)體電路的電路圖；

圖6是示出根據(jù)本公開的又一實施例的半導(dǎo)體電路的電路圖；

圖7是示出根據(jù)本公開的又一實施例的半導(dǎo)體電路的電路圖；

圖8是示出根據(jù)本公開的又一實施例的半導(dǎo)體電路的電路圖；

圖9是示出根據(jù)本公開的又一實施例的半導(dǎo)體電路的電路圖；

圖10是用于解釋圖9的半導(dǎo)體電路的操作的時序圖；

圖11是示出根據(jù)本公開的又一實施例的半導(dǎo)體電路的電路圖；

圖12是示出根據(jù)本公開的又一實施例的半導(dǎo)體電路的電路圖；

圖13是示出根據(jù)本公開的又一實施例的半導(dǎo)體電路的電路圖；

圖14是示出根據(jù)本公開的又一實施例的半導(dǎo)體電路的電路圖；

圖15是用于解釋圖14的半導(dǎo)體電路的操作的時序圖；

圖16是示出根據(jù)本公開的又一實施例的半導(dǎo)體電路的電路圖；

圖17是示出根據(jù)本公開的又一實施例的半導(dǎo)體電路的電路圖；

圖18是示出根據(jù)本公開的又一實施例的半導(dǎo)體電路的電路圖；

圖19是包括根據(jù)本公開的實施例的半導(dǎo)體電路的SoC系統(tǒng)的框圖；

圖20是包括根據(jù)本公開的實施例的半導(dǎo)體電路的電子系統(tǒng)的框圖；

圖21至圖23是根據(jù)本公開的一些實施例的半導(dǎo)體電路可適用的示例性半導(dǎo)體系統(tǒng)。

具體實施方式

將參照附圖詳細描述實施例。然而，本公開可以以各種不同形式進行體現(xiàn)，而不應(yīng)該被解釋為僅限制于所示出的實施例。而是，這些實施例作為示例提供，使得本公開將是徹底的和完整的，并將把本公開的構(gòu)思充分地傳達給本領(lǐng)域技術(shù)人員。因此，針對本公開的一些實施例，沒有描述已知的工藝、元件和技術(shù)。除非另有注釋，否則在整個附圖和書面描述中，同樣的附圖標(biāo)記指示同樣的元件，因此將不重復(fù)描述。在附圖中，為了清楚起見，可以夸大層和區(qū)域的尺寸和相對尺寸。

下面通過參照優(yōu)選的實施例和附圖的詳細描述，可以更容易地理解本公開的優(yōu)點和特征以及實現(xiàn)本公開的優(yōu)點和特征的方法。

圖1是示出根據(jù)本公開的實施例的半導(dǎo)體電路的電路圖。

參照圖1，根據(jù)本公開的實施例的半導(dǎo)體電路100包括邏輯門GL1和邏輯門GF。

邏輯門GL1接收輸入信號D、時鐘信號CK和反饋信號FB的輸入并且執(zhí)行第一邏輯操作以輸出輸出信號LAT1。

在本實施例中，邏輯門GL1可以包括3輸入NAND邏輯門。在這種情況下，第一邏輯操作可以是NAND邏輯操作。這里，所述3輸入NAND邏輯門是接收三個輸入信號、僅當(dāng)所有三個輸入信號與邏輯值“1”對應(yīng)時輸出邏輯值“0”而在所有其他情況下輸出邏輯值“1”的邏輯門。

邏輯門GF接收邏輯門GL1的輸出信號LAT1、時鐘信號CK以及輸入信號D的反相的輸出信號，并執(zhí)行第二邏輯操作以輸出反饋信號FB。

在本實施例中，邏輯門GF可以包括3輸入NAND邏輯門。在這種情況下，第二邏輯操作可以是NAND邏輯操作。

根據(jù)實際的實現(xiàn)目的，也可以使用執(zhí)行相同的操作的不同的邏輯門對下面描述的根據(jù)本公開的各種實施例的半導(dǎo)體電路進行修改。例如，在本實施例中，如上面所描述的，雖然兩個邏輯門GL1和GF可以設(shè)置為執(zhí)行NAND邏輯操作的NAND邏輯門，但是兩個邏輯門GL1和GF也可以設(shè)置為執(zhí)行NOR邏輯操作的NOR邏輯門。在這種情況下，輸入到邏輯門GL1、GF的輸入信號或者從邏輯門GL1、GF輸出的輸出信號可以根據(jù)需要而具有與上面提到的構(gòu)造不同的反相的邏輯值。例如，當(dāng)設(shè)置為NAND邏輯門時，如果邏輯門GL1設(shè)定(邏輯“1”、邏輯“0”和邏輯“1”)為輸入并設(shè)定邏輯“0”為輸出，那么當(dāng)設(shè)置為NOR邏輯門時，邏輯門GL1可以設(shè)定(邏輯“0”、邏輯“1”和邏輯“0”)為輸入并可以設(shè)定邏輯“1”為輸出。

即，在本公開的一些實施例中，邏輯門GL1可以包括3輸入NOR邏輯門。在這種情況下，第一邏輯操作可以是NOR邏輯操作。這里，3輸入NOR邏輯門是接收三個輸入信號、僅當(dāng)所有三個輸入信號與邏輯值“0”對應(yīng)時輸出邏輯值“1”而在所有其他情況下輸出邏輯值“0”的邏輯門。同時，邏輯門GF可以包括3輸入NOR邏輯門。在這種情況下，第二邏輯操作可以是NOR邏輯操作。

這樣的替換關(guān)系適用于下面描述的本公開的所有各種實施例，AND邏輯操作可以被OR邏輯操作替換，OR邏輯操作可以被AND邏輯操作替換，NAND邏輯操作可以被NOR邏輯操作替換，NOR邏輯操作可以被NAND邏輯操作替換。即，雖然下面描述的各種電路主要以NAND邏輯門展示，但是對半導(dǎo)體電路領(lǐng)域的技術(shù)人員來說明顯的是，可以根據(jù)實現(xiàn)方法使用具有相同的功能的NOR邏輯門。在這種情況下，輸入到用于執(zhí)行每個邏輯操作的邏輯門的輸入信號的值和從邏輯門輸出的輸出信號的值可以根據(jù)需要被改變?yōu)榉聪嗟倪壿嬛怠?/p>

同時，在下文中，邏輯值“1”將以H展示，邏輯值“0”將以L展示。

同時，在本公開的一些實施例中，半導(dǎo)體電路100可以進一步包括反相器G1。反相器G1接收輸入信號D的輸入，并執(zhí)行反相邏輯操作以輸出輸入信號D的反相信號。所述反相信號變成邏輯門GF的輸入信號。

圖2是用于解釋圖1的半導(dǎo)體電路的操作的時序圖。

將參照圖2描述圖1的半導(dǎo)體電路100的操作。

在時間段t1至t3和t10至t12中，輸入信號D的值是L。在這種情況下，因為邏輯門GL1的三個輸入信號中的一個輸入信號的值是L，所以邏輯門GL1的輸出信號LAT1的值依照NAND邏輯操作的結(jié)果變成H。具體地，因為輸入信號D的值L總是輸入到邏輯門GL1，所以輸出信號LAT1的值是恒定的H，而與時鐘信號CK的值無關(guān)。

同時，在這種情況下，因為在邏輯門GF的三個輸入信號中的輸入信號D的反相信號和邏輯門GL1的輸出信號LAT1為H，所以作為邏輯門GF的輸出信號的反饋信號FB依照NAND邏輯操作的結(jié)果具有時鐘信號CK的反相信號的值。即，當(dāng)時鐘信號CK是L時，反饋信號FB是H，當(dāng)時鐘信號CK是H時，反饋信號FB是L。

在時間段t3至t10中，輸入信號D的值是H。

首先，當(dāng)考察時鐘信號CK是L的情況時，因為在邏輯門GL1的三個輸入信號中的一個輸入信號的值是L(即，時鐘信號CK的值是L)，所以邏輯門GL1的輸出信號LAT1的值依照NAND邏輯操作的結(jié)果變成H。

同時，在這種情況下，因為在邏輯門GF的三個輸入信號中的一個輸入信號的值是L(即，輸入信號D的反相信號的值是L)，所以作為邏輯門GF的輸出信號的反饋信號FB的值依照NAND邏輯操作的結(jié)果也變成H。具體地，因為輸入信號D的反相信號的值L總是輸入到邏輯門GF，所以反饋信號FB的值是恒定的H，而與時鐘信號CK的值無關(guān)。

當(dāng)再次考察邏輯門GL1時，因為輸入信號D的值和反饋信號FB的值都是H，所以邏輯門GL1的輸出信號LAT1依照NAND邏輯操作的結(jié)果具有時鐘信號CK的反相信號的值。即，當(dāng)時鐘信號CK是L時，輸出信號LAT1是H，當(dāng)時鐘信號CK是H時，輸出信號LAT1是L。

這樣的半導(dǎo)體電路100可以應(yīng)用為根據(jù)輸入信號D的值選擇性地輸出時鐘信號CK的時鐘門控電路。

圖3是示出根據(jù)本公開的另一實施例的半導(dǎo)體電路的電路圖。

參照圖3，根據(jù)本公開的另一實施例的半導(dǎo)體電路110與圖1的半導(dǎo)體電路100不同，即前者具有作為輸入信號的使能信號E和掃描使能信號SE。

存在又一不同，即圖1的邏輯門GL1被接收使能信號E、掃描使能信號SE、時鐘信號CK和反饋信號FB的輸入以執(zhí)行第一子邏輯操作和第二子邏輯操作的組合邏輯門112替換。具體地，組合邏輯門112可以對使能信號E和掃描使能信號SE執(zhí)行第一子邏輯操作以產(chǎn)生第一中間信號，并且可以對第一中間信號、時鐘信號CK和反饋信號FB執(zhí)行第二子邏輯操作以輸出第一輸出信號LAT1。在本實施例中，第一子邏輯操作和第二子邏輯操作中的每個可以分別是OR邏輯操作和NAND邏輯操作。因此，組合邏輯門112可以是OR-NAND組合邏輯門。

此外，存在另一不同，即半導(dǎo)體電路110包括接收使能信號E和掃描使能信號SE的輸入以執(zhí)行NOR邏輯操作的邏輯門G3，而不是圖1的反相器G1。

存在又一不同，即半導(dǎo)體電路110進一步包括接收輸出信號LAT1的輸入并執(zhí)行反相邏輯操作以輸出輸出信號ECK的反相器G2。

因此，半導(dǎo)體電路110可以作為將使能信號E和掃描使能信號SE接收為輸入的高速時鐘門控電路來操作。

同時，在本公開的一些其他實施例中，組合邏輯門112也可以設(shè)置為將AND邏輯操作和NOR邏輯操作中的每個分別執(zhí)行為第一子邏輯操作和第二子邏輯操作的AND-NOR組合邏輯門。在這種情況下，邏輯門GF和邏輯門G3中的每個可以分別設(shè)置為3輸入NOR邏輯門和NAND邏輯門以執(zhí)行與上述給出的實施例的半導(dǎo)體電路相同的操作。

圖4是示出根據(jù)本公開的又一實施例的半導(dǎo)體電路的電路圖。

參照圖4，根據(jù)本公開的又一實施例的半導(dǎo)體電路120與圖1的半導(dǎo)體電路100不同，即前者進一步包括鎖存器128。鎖存器128接收時鐘信號CK的反相信號和輸出信號LAT1以輸出輸出信號Q。雖然為了解釋方便而在圖4中以D鎖存器來展示鎖存器128，但是本公開的范圍不限制于此。在本公開的一些實施例中，鎖存器128可以設(shè)置為R-S鎖存器。

因此，半導(dǎo)體電路120可以作為如下觸發(fā)器來操作，該觸發(fā)器在時鐘信號CK是H的時段(section)中將輸入信號D傳送(propagate)到輸出并在時鐘信號CK是L的時段中儲存它的值。

圖5是示出根據(jù)本公開的又一實施例的半導(dǎo)體電路的電路圖。

參照圖5，根據(jù)本公開的又一實施例的半導(dǎo)體電路130與圖1的半導(dǎo)體電路100不同，即圖1的邏輯門GL1被接收輸入信號D、掃描使能信號SE、時鐘信號CK和反饋信號FB的輸入以執(zhí)行第一子邏輯操作和第二子邏輯操作的組合邏輯門132替換。具體地，組合邏輯門132可以對輸入信號D和掃描使能信號SE執(zhí)行第一子邏輯操作以產(chǎn)生第一中間信號，并可以對第一中間信號、時鐘信號CK和反饋信號FB執(zhí)行第二子邏輯操作以輸出第一輸出信號LAT1。在本實施例中，第一子邏輯操作和第二子邏輯操作中的每個可以分別是OR邏輯操作和NAND邏輯操作。因此，組合邏輯門132可以是OR-NAND組合邏輯門。

存在另一不同，即半導(dǎo)體電路130進一步包括接收輸入信號D和掃描使能信號SE的輸入以執(zhí)行NOR邏輯操作的邏輯門G3，而不是圖1的反相器G1。

存在又一不同，即圖1的邏輯門GF被接收邏輯門G3的輸出信號、時鐘信號CK、掃描使能信號SE、掃描輸入信號SI的反相和輸出信號LAT1的輸入以執(zhí)行第三子邏輯操作、第四子邏輯操作、第五子邏輯操作和第六子邏輯操作的組合邏輯門134替換。具體地，組合邏輯門134對時鐘信號CK和NOR邏輯門G3的輸出信號執(zhí)行第三子邏輯操作以產(chǎn)生第二中間信號，對掃描使能信號SE和掃描輸入信號SI的反相信號執(zhí)行第四子邏輯操作以產(chǎn)生第三中間信號，對第二中間信號和第三中間信號執(zhí)行第五子邏輯操作以產(chǎn)生第四中間信號，對輸出信號LAT1和第四中間信號執(zhí)行第六子邏輯操作以輸出反饋信號FB。在本實施例中，第三子邏輯操作至第六子邏輯操作中的每個可以分別是AND邏輯操作、AND邏輯操作、OR邏輯操作和NAND邏輯操作。因此，組合邏輯門134可以是2AND-OR-NAND組合邏輯門。

存在又一不同，即半導(dǎo)體電路130進一步包括鎖存器138。鎖存器138接收輸出信號LAT1和時鐘信號CK的反相信號以輸出輸出信號Q。在圖5中，雖然為了解釋方便而以D鎖存器來展示鎖存器130，但本公開的范圍不限制于此。在本公開的一些實施例中，鎖存器138可以設(shè)置為R-S鎖存器。

因此，半導(dǎo)體電路130可以作為將掃描使能信號SE用作選擇信號的多路復(fù)用器型掃描觸發(fā)器來操作。例如，當(dāng)掃描使能信號SE是L時，輸入信號D的值存儲在觸發(fā)器中，當(dāng)掃描使能信號SE的值是H時，掃描輸入信號SI存儲在觸發(fā)器中。特別指出的是，相對簡單的組合邏輯門132設(shè)置在輸入信號D的路徑上，相對復(fù)雜的組合邏輯門134設(shè)置在掃描輸入信號SI的路徑上。

同時，在本公開的一些其他實施例中，組合邏輯電路132可以設(shè)置為將AND邏輯操作和NOR邏輯操作中的每個分別執(zhí)行為第一子邏輯操作和第二子邏輯操作的AND-NOR組合邏輯門，組合邏輯門134可以設(shè)置為將OR邏輯操作、OR邏輯操作、AND邏輯操作和NOR邏輯操作中的每個分別執(zhí)行為第三子邏輯操作至第六子邏輯操作的2OR-AND-NOR組合邏輯門。在這種情況下，門G3設(shè)置為NAND邏輯門并可以執(zhí)行與上述給出的實施例的半導(dǎo)體電路相同的操作。

圖6是示出根據(jù)本公開的又一實施例的半導(dǎo)體電路的電路圖。

參照圖6，根據(jù)又一實施例的半導(dǎo)體電路140與圖5的半導(dǎo)體電路130不同，即圖5的組合邏輯門134被接收NOR邏輯門G3的輸出信號、時鐘信號CK、掃描輸入使能信號SIE的反相和輸出信號LAT1的輸入以執(zhí)行第三子邏輯操作、第四子邏輯操作和第五子邏輯操作的組合邏輯門144替換。具體地，組合邏輯門144對時鐘信號CK和NOR邏輯門G3的輸出信號執(zhí)行第三子邏輯操作以產(chǎn)生第二中間信號，對第二中間信號和掃描輸入使能信號SIE的反相信號執(zhí)行第四子邏輯操作以產(chǎn)生第三中間信號，對輸出信號LAT1和第三中間信號執(zhí)行第五子邏輯操作以輸出反饋信號FB。在本實施例中，第三子邏輯操作至第五子邏輯操作可以分別是AND邏輯操作、OR邏輯操作和NAND邏輯操作。因此，組合邏輯門144可以是AND-OR-NAND組合邏輯門。

這里，利用邏輯門G5和G4，可以通過對掃描使能信號SE和掃描輸入信號SI的反相信號順序地執(zhí)行NAND邏輯操作和反相邏輯操作來產(chǎn)生掃描輸入使能信號SIE的反相信號。

存在另一不同，即半導(dǎo)體電路140包括代替圖5的鎖存器138的電路148以產(chǎn)生輸出信號Q的反相，其中，所述電路148包括用于對被反相器門GL3反相的時鐘信號CK的反相和輸出信號LAT2執(zhí)行NAND邏輯操作的邏輯門GL2B，以及用于對邏輯門GL2B的輸出信號B和輸出信號LAT1執(zhí)行NAND邏輯操作的邏輯門GL2。

因此，半導(dǎo)體電路140可以作為將掃描使能信號SE用作選擇信號的多路復(fù)用器型掃描觸發(fā)器來操作。

同時，在本公開的一些其他實施例中，組合邏輯門142可以設(shè)置為將AND邏輯操作和NOR邏輯操作中的每個分別執(zhí)行為第一子邏輯操作和第二子邏輯操作的AND-NOR組合邏輯門，組合邏輯門144可以設(shè)置為將OR邏輯操作、AND邏輯操作和NOR邏輯操作中的每個分別執(zhí)行為第三子邏輯操作至第五子邏輯操作的OR-AND-NOR組合邏輯門。在這種情況下，門G3和門G5中的每個可以分別設(shè)置為NAND邏輯門和NOR邏輯門，以執(zhí)行與上述給出的實施例的半導(dǎo)體電路相同的操作。

圖7是示出根據(jù)本公開的又一實施例的半導(dǎo)體電路的電路圖。

參照圖7，根據(jù)本公開的又一實施例的半導(dǎo)體電路150與圖1的半導(dǎo)體電路100不同，即圖1的邏輯門GL1被接收輸入信號D0、輸入信號D1、掃描使能信號SE、時鐘信號CK和反饋信號FB的輸入以執(zhí)行第一子邏輯操作和第二子邏輯操作的組合邏輯門152替換。具體地，組合邏輯門152對輸入信號D0、輸入信號D1和掃描使能信號SE執(zhí)行第一子邏輯操作以產(chǎn)生第一中間信號，對第一中間信號、時鐘信號CK和反饋信號FB執(zhí)行第二子邏輯操作以輸出第一輸出信號LAT1。在本實施例中，第一子邏輯操作和第二子邏輯操作中的每個可以分別是OR邏輯操作和NAND邏輯操作。因此，組合邏輯門152可以是OR-NAND組合邏輯門。

存在另一不同，即半導(dǎo)體電路150進一步包括接收輸入信號D0、輸入信號D1和掃描使能信號SE的輸入以執(zhí)行NOR邏輯操作的邏輯門G6，而不是圖1的反相器G1。在本公開的一些實施例中，邏輯門G6可以設(shè)置為3輸入NOR邏輯門。

存在又一不同，即圖1的邏輯門GF被接收NOR邏輯門G6的輸出信號、時鐘信號CK、掃描使能信號SE、掃描輸入信號SI的反相信號和輸出信號LAT1的輸入以執(zhí)行第三子邏輯操作、第四子邏輯操作、第五子邏輯操作和第六子邏輯操作的組合邏輯門154替換。具體地，組合邏輯門154對時鐘信號CK和邏輯門G6的輸出信號執(zhí)行第三子邏輯操作以產(chǎn)生第二中間信號，對掃描使能信號SE和掃描輸入信號SI的反相信號執(zhí)行第四子邏輯操作以產(chǎn)生第三中間信號，對第二中間信號和第三中間信號執(zhí)行第五子邏輯操作以產(chǎn)生第四中間信號，對第一輸出信號LAT1和第四中間信號執(zhí)行第六子邏輯操作以輸出反饋信號FB。在本實施例中，第三子邏輯操作至第六子邏輯操作可以分別是AND邏輯操作、AND邏輯操作、OR邏輯操作和NAND邏輯操作中的每個。因此，組合邏輯門154可以是2AND-OR-NAND組合邏輯門。

因此，半導(dǎo)體電路150可以作為將包括輸入信號D0和輸出信號D1的OR邏輯的掃描使能信號SE用作選擇信號的多路復(fù)用器型掃描觸發(fā)器來操作。

同時，在本公開的一些其他實施例中，組合邏輯門152可以設(shè)置為將AND邏輯操作和NOR邏輯操作中的每個分別執(zhí)行為第一子邏輯操作和第二子邏輯操作的AND-NOR組合邏輯門，組合邏輯門154可以設(shè)置為將OR邏輯操作、OR邏輯操作、AND邏輯操作和NOR邏輯操作中的每個分別執(zhí)行為第三子邏輯操作至第六子邏輯操作的2OR-AND-NOR組合邏輯門。在這種情況下，門G6可以設(shè)置為3輸入NAND邏輯門以執(zhí)行與上述給出的實施例的半導(dǎo)體電路相同的操作。

另外，半導(dǎo)體150可以包括與上面結(jié)合圖4描述的鎖存器128相似地操作的鎖存器158。

圖8是示出根據(jù)本公開的又一實施例的半導(dǎo)體電路的電路圖。

參照圖8，根據(jù)本公開的又一實施例的半導(dǎo)體電路160與圖1的半導(dǎo)體電路100不同，即圖1的邏輯門GL1被接收輸入信號D0、輸入信號D1、掃描使能信號SE、時鐘信號CK和反饋信號FB的輸入以執(zhí)行第一子邏輯操作、第二子邏輯操作和第三子邏輯操作的組合邏輯門162替代。具體地，組合邏輯門162對輸入信號D0和輸入信號D1執(zhí)行第一子邏輯操作以產(chǎn)生第一中間信號，對第一中間信號和掃描使能信號SE執(zhí)行第二子邏輯操作以產(chǎn)生第二中間信號，對第二中間信號、時鐘信號CK和反饋信號FB執(zhí)行第三子邏輯操作以輸出第一輸出信號LAT1。在本實施例中，第一子邏輯操作至第三子邏輯操作中的每個可以分別是AND邏輯操作、OR邏輯操作和NAND邏輯操作。因此，組合邏輯門162可以是AND-OR-NAND組合邏輯門。

存在另一不同，即半導(dǎo)體電路160包括接收輸入信號D0、輸入信號D1和掃描使能信號SE的輸入以執(zhí)行第四子邏輯操作和第五子邏輯操作的組合邏輯門166，而不是圖1的反相器G1。組合邏輯門166對輸入信號D0和輸入信號D1執(zhí)行第四子邏輯操作以產(chǎn)生第三中間信號，對第三中間信號和掃描使能信號SE執(zhí)行第五子邏輯操作。在本實施例中，第四子邏輯操作和第五子邏輯操作中的每個可以分別是AND邏輯操作和由NOR門G6提供的NOR邏輯操作。因此，組合邏輯門166可以是AND-NOR組合邏輯門。

存在又一不同，即圖1的邏輯門GF被接收組合邏輯門166的輸出信號、時鐘信號CK、掃描使能信號SE、掃描輸入信號SI的反相信號和輸出信號LAT1的輸入以執(zhí)行第六子邏輯操作、第七子邏輯操作、第八子邏輯操作和第九子邏輯操作的組合邏輯門164替換。具體地，組合邏輯門164對時鐘信號CK和組合邏輯門166的輸出信號執(zhí)行第六子邏輯操作以產(chǎn)生第四中間信號，對掃描使能信號SE和掃描輸入信號SI的反相信號執(zhí)行第七子邏輯操作以產(chǎn)生第五中間信號，對第四中間信號和第五中間信號執(zhí)行第八子邏輯操作以產(chǎn)生第六中間信號，對輸出信號LAT1和第六中間信號執(zhí)行第九子邏輯操作以輸出反饋信號FB。在本實施例中，第六子邏輯操作至第九子邏輯操作中的每個可以分別是AND邏輯操作、AND邏輯操作、OR邏輯操作和NAND邏輯操作。因此，組合邏輯門164可以是2AND-OR-NAND組合邏輯門。

另外，半導(dǎo)體電路160可以包括與上面結(jié)合圖4描述的鎖存器128相似地操作的鎖存器168。

因此，半導(dǎo)體電路160可以作為將包括輸入信號D0和輸入信號D1的AND邏輯的掃描使能信號SE用作選擇信號的多路復(fù)用器型掃描觸發(fā)器來操作。

同時，在本公開的一些其他實施例中，組合邏輯門162設(shè)置為將OR邏輯操作、AND邏輯操作和NOR邏輯操作中的每個分別執(zhí)行為第一子邏輯操作至第三子邏輯操作的OR-AND-NOR組合邏輯門。組合邏輯門166設(shè)置為將OR邏輯操作和NAND邏輯操作中的每個分別執(zhí)行為第四子邏輯操作和第五子邏輯操作的OR-NAND組合邏輯門。組合邏輯門164設(shè)置為將OR邏輯操作、OR邏輯操作、AND邏輯操作和NOR邏輯操作中的每個分別執(zhí)行為第六子邏輯操作至第九子邏輯操作的2OR-AND-NOR組合邏輯門。因此，半導(dǎo)體電路可以執(zhí)行與上述給出的實施例的半導(dǎo)體電路相同的操作。

圖9是示出根據(jù)本公開的又一實施例的半導(dǎo)體電路的電路圖。

參照圖9，根據(jù)本公開的另一實施例的半導(dǎo)體電路200包括邏輯門GL1、邏輯門G7和邏輯門GF。

邏輯門GL1接收輸入信號D、時鐘信號CK和反饋信號FB的輸入并執(zhí)行第一邏輯操作以輸出輸出信號LAT1。

在本實施例中，邏輯門GL1可以包括3輸入NAND邏輯門。在這種情況下，第一邏輯操作可以是NAND邏輯操作。

邏輯門G7接收輸出信號D和反饋信號FB的輸入以執(zhí)行第二邏輯操作。

在本實施例中，邏輯門G7可以包括NAND邏輯門。在這種情況下，第二邏輯操作可以是NAND邏輯操作。

邏輯門GF接收邏輯門GL1的輸出信號LAT1、時鐘信號CK和邏輯門G7的輸出的輸入并執(zhí)行第三邏輯操作以輸出反饋信號FB。

在本實施例中，邏輯門GF可以包括3輸入NAND邏輯門。這種情況下，第三邏輯操作可以是NAND邏輯操作。

如上面結(jié)合圖1的描述，根據(jù)實際的實現(xiàn)目的，也可以使用執(zhí)行相同操作的不同邏輯門對根據(jù)本公開的各種實施例的半導(dǎo)體電路進行修改。

例如，在本公開的一些其他實施例中，邏輯門GL1設(shè)置為將NOR邏輯操作執(zhí)行為第一邏輯操作的3輸入NOR邏輯門，邏輯門G7設(shè)置為將NOR邏輯操作執(zhí)行為第二邏輯操作的NOR邏輯門，邏輯門GF設(shè)置為將NOR邏輯操作執(zhí)行為第三邏輯操作的3輸入NOR邏輯門。因此，半導(dǎo)體電路可以執(zhí)行與上述給出的實施例的半導(dǎo)體電路相同的操作。

圖10是用于解釋圖9的半導(dǎo)體電路的操作的時序圖。

在時間段t1至t3和t10至t12中，輸入信號D的值是L。

在這種情況下，因為在邏輯門GL1的三個輸入信號中的一個輸入信號的值是L，所以邏輯門GL1的輸出信號LAT1的值依照NAND邏輯操作的結(jié)果變成H。具體地，因為輸入信號D的值L總是輸入到邏輯門GL1，所以輸出信號LAT1的值是恒定的H，而與時鐘信號CK的值無關(guān)。

同時，邏輯門G7的兩個輸入信號中的輸入信號D的值是L，邏輯門G7的輸出信號依照NAND邏輯操作的結(jié)果是恒定的H，而與反饋信號FB無關(guān)。

接下來，因為在邏輯門GF的三個輸入信號中的邏輯門G7的輸出信號和邏輯門GL1的輸出信號LAT1都是H，所以作為邏輯門GF的輸出信號的反饋信號FB依照NAND邏輯操作的結(jié)果具有時鐘信號CK的反相信號的值。即，當(dāng)時鐘信號CK是H時，反饋信號FB變成L，當(dāng)時鐘信號CK是L時，反饋信號FB變成H。

在時間段t3至t10中，輸入信號D的值是H。

首先，當(dāng)考察時鐘信號CK是L的情況時，因為邏輯門GL1的三個輸入信號中的一個輸入信號的值是L(即，時鐘信號CK的值是L)，所以邏輯門GL1的輸出信號LAT1的值依照NAND邏輯操作的結(jié)果變成H。

同時，因為邏輯門GF的三個輸入信號中的一個輸入信號的值是L(即，時鐘信號CK的值是L)，所以作為邏輯門GF的輸出信號的反饋信號FB的值依照NAND邏輯操作的結(jié)果變成H。

接下來，因為邏輯門G7的兩個輸入信號中的輸入信號D的值是H，所以邏輯門G7的輸出信號依照NAND邏輯操作的結(jié)果具有反饋信號FB的反相信號的值。當(dāng)時鐘信號CK的值是L時，因為反饋信號FB的值是H，所以邏輯門G7的輸出信號是L。

同時，當(dāng)考察時鐘信號CK轉(zhuǎn)變?yōu)镠的情況時，在轉(zhuǎn)變的時間點處，在邏輯門GL1的三個輸入信號中，輸入信號D和反饋信號FB是H，時鐘信號CK從L轉(zhuǎn)變?yōu)镠。因此，輸出信號LAT1從H轉(zhuǎn)變?yōu)長。

在這個時候，當(dāng)作為邏輯門GF的三個輸入信號中的一個的輸出信號LAT1從H轉(zhuǎn)變?yōu)長時，反饋信號FB仍然保持在H。此外，因為作為邏輯門G7的兩個輸入信號中的一個的反饋信號FB保持在H，所以邏輯門G7的輸出信號保持在L。

雖然根據(jù)本實施例的半導(dǎo)體電路200的操作與在圖1中描述的半導(dǎo)體電路100的操作基本相同，但是能夠防止反饋信號FB在輸入信號D為H并且時鐘信號CK從L轉(zhuǎn)變?yōu)镠的時間點t4、t6和t8處進入浮置狀態(tài)20a、20b和20c。

圖11示出了根據(jù)本公開的又一實施例的半導(dǎo)體電路的電路圖。

參照圖11，根據(jù)本公開的另一實施例的半導(dǎo)體電路210與圖9的半導(dǎo)體電路200不同，即前者具有作為輸入信號的使能信號E和掃描使能信號SE。

存在另一不同，即圖9的邏輯門GL1被接收使能信號E、掃描使能信號SE、時鐘信號CK和反饋信號FB的輸入以執(zhí)行第一子邏輯操作和第二子邏輯操作的組合邏輯門212替換。具體地，組合邏輯門212可以對使能信號E和掃描使能信號SE執(zhí)行第一子邏輯操作以產(chǎn)生第一中間信號，可以對第一中間信號、時鐘信號CK和反饋信號FB執(zhí)行第二子邏輯操作以輸出輸出信號LAT1。在本實施例中，第一子邏輯操作和第二子邏輯操作中的每個可以分別是OR邏輯操作和NAND邏輯操作。因此，組合邏輯門212可以是OR-NAND組合邏輯門。

存在又一不同，即半導(dǎo)體電路210包括接收使能信號E、掃描使能信號SE和反饋信號FB的輸入以執(zhí)行第三子邏輯操作和第四子邏輯操作的組合邏輯門216，而不是圖9的邏輯門G7。組合邏輯門216對使能信號E和掃描使能信號SE執(zhí)行第三子邏輯操作以產(chǎn)生第二中間信號，對第二中間信號和反饋信號FB執(zhí)行第四子邏輯操作。在本實施例中，第三子邏輯操作和第四子邏輯操作中的每個可以分別是OR邏輯操作和NAND邏輯操作。因此，組合邏輯門216可以是OR-NAND組合邏輯門。

存在又一不同，即半導(dǎo)體電路210進一步包括接收輸出信號LAT1的輸入并執(zhí)行反相邏輯操作以輸出輸出信號ECK的反相器G2。

因此，半導(dǎo)體電路210可以作為接收使能信號E和掃描使能信號SE的輸入的高速時鐘門控電路來操作。

同時，在本公開的一些其他實施例中，組合邏輯門212可以設(shè)置為將AND邏輯操作和NOR邏輯操作中的每個分別執(zhí)行為第一子邏輯操作和第二子邏輯操作的AND-NOR組合邏輯門，組合邏輯門216可以設(shè)置為將AND邏輯操作和NOR邏輯操作中的每個分別執(zhí)行為第三子邏輯操作和第四子邏輯操作的AND-NOR組合邏輯門。在這種情況下，邏輯門GF可以設(shè)置為3輸入NOR邏輯門以執(zhí)行與上述給出的本實施例的半導(dǎo)體電路相同的操作。

圖12是示出根據(jù)本公開的又一實施例的半導(dǎo)體電路的電路圖。

參照圖12，根據(jù)本公開的又一實施例的半導(dǎo)體電路220與圖9的半導(dǎo)體電路200不同，即前者進一步包括鎖存器228。鎖存器228接收輸出信號LAT1和時鐘信號CK的反相信號以輸出輸出信號Q。雖然為了解釋方便而在圖12中以D鎖存器來展示鎖存器228，但是本公開的范圍不限制于此。在本公開的一些實施例中，鎖存器128可以設(shè)置為R-S鎖存器。

因此，半導(dǎo)體電路220可以作為在時鐘信號CK是H的時段中將輸入信號D傳送到輸出并在時鐘信號CK是L的時段中儲存值的觸發(fā)器來操作。

圖13是示出根據(jù)本公開的又一實施例的半導(dǎo)體電路的電路圖。

參照圖13，根據(jù)本公開的另一實施例的半導(dǎo)體電路230與圖9的半導(dǎo)體電路220不同，即圖9的邏輯門GL1被接收輸入信號D、掃描使能信號SE、時鐘信號CK和反饋信號FB的輸入以執(zhí)行第一子邏輯操作和第二子邏輯操作的組合邏輯門232替換。具體地，組合邏輯門232可以對輸入信號D和掃描使能信號SE執(zhí)行第一子邏輯操作以產(chǎn)生第一中間信號，可以對第一中間信號、時鐘信號CK和反饋信號FB執(zhí)行第二子邏輯操作以輸出輸出信號LAT1。在本實施例中，第一子邏輯操作和第二子邏輯操作中的每個可以分別是OR邏輯操作和NAND邏輯操作。因此，組合邏輯門232可以是OR-NAND組合邏輯門。

存在又一不同，即半導(dǎo)體電路230包括接收輸入信號D、掃描使能信號SE和反饋信號FB的輸入以執(zhí)行第三子邏輯操作和第四子邏輯操作的組合邏輯門236，而不是圖9的邏輯門G7。組合邏輯門236對輸入信號D和掃描使能信號SE執(zhí)行第三子邏輯操作以產(chǎn)生第二中間信號，對第二中間信號和反饋信號FB執(zhí)行第四子邏輯操作。在本實施例中，第三子邏輯操作和第四子邏輯操作中的每個可以分別是OR邏輯操作和NAND邏輯操作。因此，組合邏輯門236可以是OR-NAND組合邏輯門。

存在又一不同，即圖9的邏輯門GF被接收邏輯門236的輸出信號、時鐘信號CK、掃描使能信號SE、掃描輸入信號SI的反相和輸出信號LAT1的輸入以執(zhí)行第五子邏輯操作、第六子邏輯操作、第七子邏輯操作和第八子邏輯操作的組合邏輯門234替換。具體地，組合邏輯門234對時鐘信號CK和組合邏輯門236的輸出信號執(zhí)行第五子邏輯操作以產(chǎn)生第三中間信號，對掃描使能信號SE和掃描輸入信號SI的反相信號執(zhí)行第六子邏輯操作以產(chǎn)生第四中間信號，對第三中間信號和第四中間信號執(zhí)行第七子邏輯操作以產(chǎn)生第五中間信號，對第一輸出信號LAT1和第五中間信號執(zhí)行第八子邏輯操作以輸出反饋信號FB。在本實施例中，第五子邏輯操作至第八子邏輯操作中的每個可以分別是AND邏輯操作、AND邏輯操作、OR邏輯操作和NAND邏輯操作。因此，組合邏輯門234可以是2AND-OR-NAND組合邏輯門。

存在另一不同，即半導(dǎo)體電路230進一步包括鎖存器238。鎖存器238接收輸出信號LAT1和時鐘信號CK的反相信號的輸入以輸出輸出信號Q。雖然為了解釋方便而在圖13中以D鎖存器來展示鎖存器238，但是本公開的范圍不限制于此。在本公開的一些實施例中，鎖存器238可以設(shè)置為R-S鎖存器。

因此，半導(dǎo)體電路230可以作為將掃描使能信號SE用作選擇信號的多路復(fù)用器型掃描觸發(fā)器來操作。

同時，在本公開的一些其他實施例中，組合邏輯門232設(shè)置為將AND邏輯操作和NOR邏輯操作中的每個分別執(zhí)行為第一子邏輯操作和第二子邏輯操作的AND-NOR組合邏輯門。組合邏輯門236設(shè)置為將AND邏輯操作和NOR邏輯操作中的每個分別執(zhí)行為第三子邏輯操作和第四子邏輯操作的AND-NOR組合邏輯門。組合邏輯門234設(shè)置為將OR邏輯操作、OR邏輯操作、AND邏輯操作和NOR邏輯操作中的每個分別執(zhí)行為第五子邏輯操作至第八子邏輯操作的2OR-AND-NOR組合邏輯門。因此，半導(dǎo)體電路230可以執(zhí)行為與上述給出的實施例的半導(dǎo)體電路相同的操作。

圖14是示出根據(jù)本公開的又一實施例的半導(dǎo)體電路的電路圖。

參照圖14，根據(jù)本公開的又一實施例的半導(dǎo)體電路300包括邏輯門302、邏輯門G7和邏輯門GF。

邏輯門302包括接收輸出信號LAT1的反相信號、輸入信號D、時鐘信號CK和反饋信號FB的輸入以執(zhí)行第一子邏輯操作和第二子邏輯操作的組合邏輯門。具體地，邏輯門302可以對輸出信號LAT1的反相信號和輸入信號D執(zhí)行第一子邏輯操作以產(chǎn)生中間信號，可以對中間信號和時鐘信號CK執(zhí)行第二子邏輯操作以輸出輸出信號LAT1。為了這個目的，半導(dǎo)體電路300進一步包括接收輸出信號LAT1的輸入并執(zhí)行反相邏輯操作以輸出輸出信號LAT1的反相信號的反相器G8。在本實施例中，第一子邏輯操作和第二子邏輯操作中的每個可以分別是OR邏輯操作和NAND邏輯操作。因此，邏輯門302可以是OR-NAND組合邏輯門。

邏輯門G7接收輸入信號D和反饋信號FB的輸入以執(zhí)行第一邏輯操作。

在本實施例中，邏輯門G7可以包括NAND邏輯門。在這種情況下，第一邏輯操作可以是NAND邏輯操作。

邏輯門GF接收邏輯門GL1的輸出信號LAT1、時鐘信號CK和邏輯門G7的輸出信號的輸入并執(zhí)行第二邏輯操作以輸出反饋信號FB。

在本實施例中，邏輯門GF可以包括3輸入NAND邏輯門。在這種情況下，第二邏輯操作可以是NAND邏輯操作。

如上面結(jié)合圖1的描述，根據(jù)實際的實現(xiàn)目的，也可以使用執(zhí)行相同操作的不同邏輯門對根據(jù)本公開的各種實施例的半導(dǎo)體電路進行修改。

例如，在本公開的一些其他實施例中，邏輯門GL1設(shè)置為將AND邏輯操作和NOR邏輯操作中的每個分別執(zhí)行為第一子邏輯操作和第二子邏輯操作的AND-NOR組合邏輯門。邏輯門G7設(shè)置為將NOR邏輯操作執(zhí)行為第一邏輯操作的NOR邏輯門。邏輯門GF設(shè)置為將NOR邏輯操作執(zhí)行為第二邏輯操作的3輸入NOR邏輯門。因此，半導(dǎo)體電路可以執(zhí)行與上述給出的實施例的半導(dǎo)體電路相同的操作。

圖15是用于解釋圖14的半導(dǎo)體電路的操作的時序圖。

在時間段t1至t3和t10至t12中，輸入信號D的值是L。

首先，當(dāng)考察時鐘信號CK是L的情況時，因為在邏輯門GL1的三個輸入信號中的一個輸入信號的值(即，時鐘信號CK的值)是L，所以邏輯門GL1的輸出信號LAT1的值依照NAND邏輯操作的結(jié)果變成H。因此，輸入到組合邏輯門302的輸出信號LAT1的反相信號變成L。

同時，因為在邏輯門GF的三個輸入信號中的一個輸入信號的值是L(即，時鐘信號CK的值是L)，所以作為邏輯門GF的輸出信號的反饋信號FB的值依照NAND邏輯操作的結(jié)果變成H。

接下來，因為邏輯門G7的兩個輸入信號中的輸入信號D的值是L，所以邏輯門G7的輸出信號依照NAND邏輯操作的結(jié)果變成H。

同時，當(dāng)考察時鐘信號CK轉(zhuǎn)變?yōu)镠的情況時，在轉(zhuǎn)變的時間點處，在邏輯門GF的三個輸入信號中，輸出信號LAT1和邏輯門G7的輸出信號是H，時鐘信號CK從L轉(zhuǎn)變?yōu)镠。結(jié)果，反饋信號FB從H轉(zhuǎn)變?yōu)長。

在這個時候，當(dāng)作為組合邏輯門302的三個輸入信號中的一個的反饋信號FB從H轉(zhuǎn)變?yōu)長時，輸出信號LAT1仍保持在H。

雖然根據(jù)本實施例的半導(dǎo)體電路300的操作與圖9中所描述半導(dǎo)體電路200的操作基本相同，但是能夠防止輸出信號LAT1在輸入信號D為L并且時鐘信號CK從L轉(zhuǎn)變?yōu)镠的時間點t1和t11處進入浮置狀態(tài)30a和30b。

圖16是根據(jù)本公開的又一實施例的半導(dǎo)體電路的電路圖。

參照圖16，根據(jù)本公開的另一實施例的半導(dǎo)體電路310與圖14的半導(dǎo)體電路300不同，即前者具有作為輸入信號的使能信號E和掃描使能信號SE。

存在另一不同，即圖14的組合邏輯門302被接收輸出信號LAT1的反相信號、使能信號E、掃描使能信號SE、時鐘信號CK和反饋信號FB的輸入以執(zhí)行第三子邏輯操作和第四子邏輯操作的組合邏輯門312替換。具體地，組合邏輯門312可以對輸出信號LAT1的反相信號、掃描信號E和掃描使能信號SE執(zhí)行第三子邏輯操作以產(chǎn)生第一中間信號，可以對第一中間信號、時鐘信號CK和反饋信號FB執(zhí)行第四子邏輯操作以輸出輸出信號LAT1。在本實施例中，第三子邏輯操作和第四子邏輯操作中的每個分別可以是OR邏輯操作和NAND邏輯操作。因此，組合邏輯門312可以是OR-NAND組合邏輯門。輸出信號LAT1的反相可以由反相器G8執(zhí)行。

存在另一不同，即半導(dǎo)體電路310包括接收使能信號E、掃描使能信號SE和反饋信號FB的輸入以執(zhí)行第五子邏輯操作和第六子邏輯操作的組合邏輯門316，而不是圖14的邏輯門G7。組合邏輯門316對使能信號E和掃描使能信號SE執(zhí)行第五子邏輯操作以產(chǎn)生第二中間信號，對第二中間信號和反饋信號FB執(zhí)行第六子邏輯操作。在本實施例中，第五子邏輯操作和第六子邏輯操作中的每個分別可以是OR邏輯操作和NAND邏輯操作。因此，組合邏輯門316可以是OR-NAND組合邏輯門。

存在又一不同，即半導(dǎo)體電路310進一步包括接收輸出信號LAT1并執(zhí)行反相邏輯操作以輸出輸出信號ECK的反相器G2。

因此，半導(dǎo)體電路310可以作為接收使能信號E和掃描使能信號SE的高速時鐘門控電路來操作。

同時，在本公開的一些其他實施例中，組合邏輯門312可以設(shè)置為將AND邏輯操作和NOR邏輯操作中的每個分別執(zhí)行為第一子邏輯操作和第二子邏輯操作的AND-NOR組合邏輯門，組合邏輯門316可以設(shè)置為將AND邏輯操作和NOR邏輯操作執(zhí)行為第五子邏輯操作和第六子邏輯操作的AND-NOR組合邏輯門。在這種情況下，邏輯門GF可以設(shè)置為3輸入NOR邏輯門以執(zhí)行與上述給出的實施例的半導(dǎo)體電路相同的操作。

圖17是示出根據(jù)本公開的又一實施例的半導(dǎo)體電路的電路圖。

參照圖17，根據(jù)本公開的又一實施例的半導(dǎo)體電路320與圖14的半導(dǎo)體電路300不同，即前者進一步包括鎖存器328。鎖存器328接收時鐘信號CK的反相信號和輸出信號LAT1的輸入以輸出輸出信號Q。雖然為了解釋方便而在圖17中以D鎖存器來展示鎖存器328，但是本公開的范圍不限制于此。在本公開的一些實施例中，鎖存器328可以設(shè)置為R-S鎖存器。

因此，半導(dǎo)體電路320可以作為在時鐘信號CK是H的時段中將輸入信號D傳送到輸出并在時鐘信號CK是L的時段中儲存值的觸發(fā)器來操作。

圖18是示出根據(jù)本公開的又一實施例的半導(dǎo)體電路的電路圖。

參照圖18，根據(jù)本公開的又一實施例的半導(dǎo)體電路330與圖14的半導(dǎo)體電路300不同，即圖14的邏輯門302被接收輸出信號LAT1的反相信號、輸入信號D、掃描使能信號SE、時鐘信號CK和反饋信號FB的輸入以執(zhí)行第三子邏輯操作和第四子邏輯操作的組合邏輯門332替換。組合邏輯門332可以對輸出信號LAT1的反相信號、輸入信號D和掃描使能信號SE執(zhí)行第三子邏輯操作以產(chǎn)生第一中間信號，可以對第一中間信號、時鐘信號CK和反饋信號FB執(zhí)行第四子邏輯操作以輸出輸出信號LAT1。在本實施例中，第三子邏輯操作和第四子邏輯操作中的每個分別可以是OR邏輯操作和NAND邏輯操作。輸出信號LAT1可以被邏輯門G8反相。因此，組合邏輯門332可以是OR-NAND組合邏輯門。

存在另一不同，即半導(dǎo)體電路330包括接收輸入信號D、掃描使能信號SE和反饋信號FB的輸入以執(zhí)行第五子邏輯操作和第六子邏輯操作的組合邏輯門336，而不是圖14的邏輯門G7。組合邏輯門336對輸入信號D和掃描使能信號SE執(zhí)行第五子邏輯操作以產(chǎn)生第二中間信號，對第二中間信號和反饋信號FB執(zhí)行第六子邏輯操作。在本實施例中，第五子邏輯操作和第六子邏輯操作中的每個可以分別是OR邏輯操作和NAND邏輯操作。因此，組合邏輯門336可以是OR-NAND組合邏輯門。

存在又一不同，即圖14的邏輯門GF被接收邏輯門336的輸出信號、時鐘CK、掃描使能信號SE、掃描輸入信號SI的反相和輸出信號LAT1的輸入以執(zhí)行第七子邏輯操作、第八子邏輯操作、第九子邏輯操作和第十子邏輯操作的組合邏輯門334替換。具體地，組合邏輯門334對時鐘信號CK和組合邏輯門336的輸出信號執(zhí)行第七子邏輯操作以產(chǎn)生第三中間信號，對掃描使能信號SE和掃描輸入信號SI的反相信號執(zhí)行第八子邏輯操作以產(chǎn)生第四中間信號，對第三中間信號和第四中間信號執(zhí)行第九子邏輯操作以產(chǎn)生第五中間信號，對輸出信號LAT1和第五中間信號執(zhí)行第十子邏輯操作以輸出反饋信號FB。在本實施例中，第七子邏輯操作至第十子邏輯操作中的每個分別可以是AND邏輯操作、AND邏輯操作、OR邏輯操作和NAND邏輯操作。因此，組合邏輯門334可以是2AND-OR-NAND組合邏輯門。

存在又一不同，即半導(dǎo)體電路330進一步包括鎖存器338。鎖存器338接收輸出信號LAT1和時鐘信號CK的反相信號的輸入以輸出輸出信號Q。雖然為了解釋方便而在圖18中以D鎖存器來展示鎖存器338，但是本公開的范圍不限制于此。在本公開的一些實施例中，鎖存器338可以設(shè)置為R-S鎖存器。

因此，半導(dǎo)體電路330可以作為將掃描使能信號SE用作選擇信號的多路復(fù)用器型掃描觸發(fā)器來操作。

同時，在本公開的一些其他實施例中，組合邏輯門332設(shè)置為將AND邏輯操作和NOR邏輯操作中的每個分別執(zhí)行為第三子邏輯操作和第四子邏輯操作的AND-NOR組合邏輯門。組合邏輯門336設(shè)置為將AND邏輯操作和NOR邏輯操作執(zhí)行為第五子邏輯操作和第六子邏輯操作的AND-NOR組合邏輯門。組合邏輯門334設(shè)置為將OR邏輯操作、OR邏輯操作、AND邏輯操作和NOR邏輯操作中的每個分別執(zhí)行為第七子邏輯操作至第十子邏輯操作的2OR-AND-NOR組合邏輯門。因此，半導(dǎo)體電路230可以執(zhí)行與上述給出的實施例的半導(dǎo)體電路相同的操作。

圖19是包括根據(jù)本公開的實施例的半導(dǎo)體電路的SoC系統(tǒng)的框圖。

參照圖19，SoC 1000包括應(yīng)用處理器1001和DRAM 1060。

應(yīng)用處理器1001可以包括中央處理單元1010、多媒體系統(tǒng)1020、總線1030、存儲器系統(tǒng)1040和外圍電路1050。

中央處理單元1010可以執(zhí)行用于驅(qū)動SoC系統(tǒng)1000所需的操作。在本公開的一些實施例中，中央處理單元1010可以由包括多核的多核環(huán)境構(gòu)成。

在SoC系統(tǒng)1000中，多媒體系統(tǒng)1020可以用于執(zhí)行各種多媒體功能。多媒體系統(tǒng)1020可以包括3D引擎模塊、視頻編解碼器、顯示系統(tǒng)、照相機系統(tǒng)和后處理器等。

總線1030可以用于執(zhí)行中央處理單元1010、多媒體系統(tǒng)1020、存儲器系統(tǒng)1040和外圍電路1050的相互數(shù)據(jù)通信。在本公開的一些實施例中，總線1030可以具有多層結(jié)構(gòu)。具體地，作為總線1030的示例，可以使用但不限于多層先進高性能總線(AHB)或多層先進可擴展接口(AXI)。

存儲器系統(tǒng)1040可以提供將應(yīng)用處理器1001連接到外部存儲器(例如，DRAM 1060)所需的環(huán)境并以高速操作。在本公開的一些實施例中，存儲器系統(tǒng)1040可以包括控制外部存儲器(例如，DRAM 1060)所需的單獨的控制器(例如，DRAM控制器)。

外圍電路1050可以提供將SoC系統(tǒng)1000平穩(wěn)地連接到外部裝置(例如，主板)所需的環(huán)境。因此，外圍電路1050可以包括使連接到SoC系統(tǒng)1000的外部裝置能夠與SoC系統(tǒng)1000兼容的各種接口。

DRAM 1060可以用作應(yīng)用處理器1001的操作所需的操作存儲器。在本公開的一些實施例中，DRAM 1060可以如示出的那樣設(shè)置在應(yīng)用處理器1001的外部。具體地，DRAM 1060可以以層疊封裝(PoP)的形式與應(yīng)用處理器1001一起被封裝。

這樣的SoC 1000的構(gòu)造件中的至少一種可以采用根據(jù)本公開的上面描述的實施例的半導(dǎo)體電路中的任何一種。

圖20是包括根據(jù)本公開的實施例的半導(dǎo)體電路的電子系統(tǒng)的框圖。

參照圖20，包括根據(jù)本公開的實施例的半導(dǎo)體電路的電子系統(tǒng)1100可以包括控制器1110、輸入/輸出(I/O)裝置1120、存儲器裝置1130、接口1140和總線1150。控制器1110、I/O裝置1120、存儲器裝置1130和/或接口1140可以通過總線1150彼此結(jié)合?？偩€1150與數(shù)據(jù)移動所經(jīng)過的路徑對應(yīng)。

控制器1110可以包括微處理器、數(shù)字信號處理器、微控制器以及能夠與這些裝置執(zhí)行相似功能的邏輯裝置中的至少一種，I/O裝置1120可以包括小鍵盤、鍵盤和顯示裝置等。存儲器裝置1130可以儲存數(shù)據(jù)和/或命令。接口1140可以用來向通信網(wǎng)絡(luò)發(fā)送數(shù)據(jù)或者從通信網(wǎng)絡(luò)接收數(shù)據(jù)。接口1140可以是有線的或無線的接口。例如，接口1140可以包括天線、或者有線或無線收發(fā)器。

雖然沒有示出，但是電子系統(tǒng)1100也可以包括作為用于改善控制器1110的操作的操作存儲器的高速DRAM或SRAM。

電子系統(tǒng)1100可以被應(yīng)用于個人數(shù)字助理(PDA)、便攜式計算機、網(wǎng)絡(luò)平板電腦、無線電話、移動電話、數(shù)字音樂播放器、存儲卡或者能夠在無線環(huán)境中發(fā)送或接收信息的所有類型的電子產(chǎn)品。

電子系統(tǒng)1100的構(gòu)造件中的至少一種可以采用根據(jù)本公開的上面描述的實施例的半導(dǎo)體電路中的任何一種。

圖21至圖23是示出可以應(yīng)用根據(jù)本公開的一些實施例的半導(dǎo)體電路的半導(dǎo)體系統(tǒng)的示例的圖。

圖21示出了平板個人計算機(PC)1200，圖22示出了筆記本電腦1300，圖23示出了智能電話1400。根據(jù)本公開的實施例的半導(dǎo)體電路中的至少一種可以用在平板PC 1200、筆記本電腦1300和智能電話1400等中。

此外，對本領(lǐng)域技術(shù)人員來說明顯的是，根據(jù)本公開的一些實施例的半導(dǎo)體電路也可以應(yīng)用到除在這里闡述的那些裝置之外的其他IC裝置。即，盡管已經(jīng)在上面僅描述了平板PC 1200、筆記本電腦1300和智能電話1400作為根據(jù)該實施例的半導(dǎo)體系統(tǒng)的示例，但根據(jù)本實施例的半導(dǎo)體系統(tǒng)的示例不限制于此。在本公開的一些實施例中，半導(dǎo)體系統(tǒng)可以設(shè)置為計算機、超移動PC(UNPC)、工作站、上網(wǎng)本計算機、個人數(shù)字助理(PDA)、便攜式計算機、無線電話、移動電話、電子書、便攜式多媒體播放器(PMP)、便攜式游戲機、導(dǎo)航裝置、黑匣子、數(shù)字照相機、三維電視機、數(shù)字錄音機、數(shù)字音頻播放器、數(shù)字圖片記錄器、數(shù)字圖片播放器、數(shù)字視頻記錄器和數(shù)字視頻播放器等。

按照本領(lǐng)域的慣例，可以依據(jù)執(zhí)行所描述的函數(shù)或功能的塊來示出和描述實施例。在這里可被稱作單元或模塊等的這些塊通過諸如邏輯門、集成電路、微處理器、微控制器、存儲器電路、無源電子組件、有源電子組件、光學(xué)組件和硬連線電路等的模擬和/或數(shù)字電路來物理地實現(xiàn)，并可以可選擇地由固件和/或軟件驅(qū)動。例如，電路可以在一個或更多個半導(dǎo)體芯片中或者在諸如印刷電路板等的基底支撐物上實現(xiàn)。構(gòu)成塊的電路可以由專用硬件、或由處理器(例如，一個或更多個已編程的微處理器和相關(guān)電路)、或由執(zhí)行塊的一些功能的專用硬件與執(zhí)行塊的其他功能的處理器的組合來實現(xiàn)。在不脫離本公開的范圍的情況下，實施例的每個塊可以物理地分離成兩個或更多個相互作用并分立的塊。同樣，在不脫離本公開的范圍的情況下，實施例的塊可以物理地組合成更多個復(fù)雜的塊。

雖然已經(jīng)參照本公開的示例性實施例具體地示出和描述了本公開，但是本領(lǐng)域普通技術(shù)人員將理解的是，在不脫離本公開如權(quán)利要求所限定的精神和范圍的情況下，可以在其中做出形式和細節(jié)上的各種改變。應(yīng)當(dāng)僅以描述性的意義來考慮示例性實施例，而不是出于限制的目的。