本發(fā)明主要涉及工業(yè)級的運放電路，確切地說，提出了一種跨導(dǎo)運放電路，至少將差分輸入晶體管的漏極和源極間電壓基本固定，抑制漏極和源極間電壓的二階效應(yīng)和避免共模噪聲的干擾，藉此實現(xiàn)一種低漂移的跨導(dǎo)運放電路。

背景技術(shù)：

精度要求高的傳統(tǒng)跨導(dǎo)電路(Gm-cell)廣泛應(yīng)用在儀表運放電路中，也還常常應(yīng)用在跨導(dǎo)濾波器(Gm-C filter)之中，現(xiàn)有的跨導(dǎo)運放電路對高精度要求的工業(yè)級的儀表運放來說至少存在以下幾個缺陷：當(dāng)需要實現(xiàn)微伏級別的信號檢測時，傳統(tǒng)的跨導(dǎo)電路因為對共模抑制比(CMRR)的共模噪聲壓制不夠好，導(dǎo)致跨導(dǎo)電路的精度控制不夠。當(dāng)需要運用儀表運放對微伏級別的各種信號進行放大處理時，傳統(tǒng)的跨導(dǎo)電路的線性度控制不夠而不足以進行線性放大。傳統(tǒng)的跨導(dǎo)電路的經(jīng)過失配較正后，所含的調(diào)制電阻在不同溫度下的漂移太大，導(dǎo)致電阻的精度不夠(例如無法實現(xiàn)16位的精度)。

在圖1所示的跨導(dǎo)運放應(yīng)用電路中，在理想狀態(tài)下，分壓器R_GAIN和R_FB對輸出的一個電壓V_OUT進行分壓，產(chǎn)生一個反饋電壓V_FB。運放GM1的一個輸入端接收電壓V_IN另一個輸入端接地，運放GM1的一對輸出端分別耦合到運放GM_D2S的一對輸入端。同樣運放GM2的一個輸入端接收反饋電壓V_FB另一個輸入端接地，運放GM2的一對輸出端分別耦合到GM_D2S的一對輸入端，最終在GM_D2S的輸出端產(chǎn)生電壓V_OUT。因為負反饋的作用，V_OUT＝(Gm1/Gm2)*(1+R_GIAN/R_FB)*V_IN，需要運放GM1和GM2各自的跨導(dǎo)系數(shù)Gm1和Gm2相互匹配，而且運放GM_D2S的的跨導(dǎo)Gain_D2S足夠高，這種儀表運放廣泛用于傳感器信號檢測、電池容量監(jiān)控和醫(yī)療設(shè)備中。由此我們可以知道該公式要求跨導(dǎo)系數(shù)十分精確才能符合要求，提供高精度的跨導(dǎo)運放是我們的目的之一。

技術(shù)實現(xiàn)要素：

在一個實施例中，本發(fā)明披露了一種跨導(dǎo)運放電路：

第一晶體管M₁₁和第二晶體管M₂₁作為一對差分/差動輸入對，第一晶體管M₁₁的第一端(如源極)和第二晶體管M₂₁的第一端(如源極)之間連接有一對電阻R_e1～R_e2，圖中是以PMOS類型的第一晶體管M₁₁和第二晶體管M₂₁為例；

該一對電阻R_e1～R_e2間相連的一個互連節(jié)點N₁和一個電源電壓V_DD之間連有一個主電流源I_TO，并且第一晶體管M₁₁的第二端(如漏極)與一個參考電位(如GND)之間連接有一個第一電流源I₁₁，第二晶體管M₂₁的第二端(如漏極)與參考電位之間連接有一個第二電流源I₂₁；

一個第三晶體管M₁₂和一個第三電流源I₁₂串聯(lián)在第一晶體管M₁₁的第一端和參考電位之間，一個第一電流輸出晶體管M₁₃的第一端(如源極)耦合到第三電流源I₁₂，使流經(jīng)第三晶體管M₁₂和第一電流輸出晶體管M₁₃各自的電流均匯流到第三電流源I₁₂；圖中是以PMOS類型的第三晶體管M₁₂和NMOS類型的第一電流輸出晶體管M₁₃為例；第三晶體管M₁₂的第一端(例如源極)連到第一晶體管M₁₁的第一端，第三晶體管M₁₂的第二端(例如漏極)和第一電流輸出晶體管M₁₃的第一端相連，第三電流源I₁₂連接在第三晶體管M₁₂的第二端和參考電位之間；

一個第四晶體管M₂₂和一個第四電流源I₂₂串聯(lián)在第二晶體管M₂₁的第一端和參考電位之間，一個第二電流輸出晶體管M₂₃的第一端(如源極)耦合到第四電流源I₂₂，使流經(jīng)第四晶體管M₂₂和第二電流輸出晶體管M₂₃各自的電流均匯流到第四電流源I₂₂；圖中是以PMOS類型的第四晶體管M₂₂和NMOS類型的第二電流輸出晶體管M₂₃為例；第四晶體管M₂₂的第一端(例如源極)連到第二晶體管M₂₁的第一端，第四晶體管M₂₂的第二端(例如漏極)和第二電流輸出晶體管M₂₃的第一端相連，第四電流源I₂₂連接在第四晶體管M₂₂的第二端和參考電位之間；

一個第一電壓跟隨電路，由第一電壓跟隨電路輸出的電壓鉗制第一晶體管M₁₁的第一端和第二端之間的電壓V_DS波動；

一個第二電壓跟隨電路，由第二電壓跟隨電路輸出的電壓鉗制第二晶體管M₂₁的第一端和第二端之間的電壓V_DS波動；

在第一電流輸出晶體管M₁₃的控制端施加偏置電壓V_B1，在第二電流輸出晶體管M₂₃的控制端施加偏置電壓V_B2，藉由流經(jīng)第一、第二電流輸出晶體管M₁₃、M₂₃各自的電流來提供一組雙端輸出電流。

上述的跨導(dǎo)運放電路，所述第一電壓跟隨電路還包括一個第一運算放大器A1和一個第一驅(qū)動晶體管M₁₄以及一個第一有源負載102電路；

第一運算放大器A1的正相端耦合到第一晶體管M₁₁的控制端、第一運算放大器A1的反相端耦合到該第一驅(qū)動晶體管的第一端(如源極)，且該第一有源負載102連接在該第一驅(qū)動晶體管M₁₄的第二端(如漏極)和電源電壓V_DD之間；

第一驅(qū)動晶體管M₁₄的第一端同時還耦合到第一晶體管M₁₁的第二端(如漏極)，并且該第一驅(qū)動晶體管M₁₄由該第一運算放大器A1輸出的電壓驅(qū)動，也即第一運算放大器A1的輸出端連接到第一驅(qū)動晶體管M₁₄的柵極控制端。

上述的跨導(dǎo)運放電路，第一運算放大器A1的正相端通過一個電平轉(zhuǎn)換單元101耦合到第一晶體管M₁₁的控制端(或者說電壓V_INP通過電平轉(zhuǎn)換單元101進行電壓轉(zhuǎn)換后再輸送到第一運算放大器A1的正相端)，由電平轉(zhuǎn)換單元101將輸入至第一晶體管的控制端的電壓V_INP向上或向下偏移一個預(yù)定值后再輸送到第一運算放大器A1的正相端。

上述的跨導(dǎo)運放電路，包括用于驅(qū)動所述第三晶體管M₁₂的第一級放大電路103，第一級放大電路103具有與第一有源負載102電路構(gòu)成鏡像電路的第一負載晶體管(例如晶體管M_103a和晶體管M_103b)，第一級放大電路103還具有連接在第一負載晶體管(M_103a和M_103b)與參考電位(如GND)之間的第五電流源I₁₃；第三晶體管M₁₂的控制端如柵極耦合到第一負載晶體管(M_103a和M_103b)與該第五電流源I₁₃之間相連的一個節(jié)點N₂處。圖中顯示了串接的多個第一負載晶體管中最末位的一個第一負載晶體管(圖中是M_103b)的第二端(如漏極)和參考電位之間連接一個第五電流源I₁₃，最末位的一個第一負載晶體管(圖中是M_103b)的第二端和第三晶體管M₁₂的柵極連接于一個節(jié)點N₂。第五電流源I₁₃連接在節(jié)點N₂和參考電位之間。

上述的跨導(dǎo)運放電路，所述第一有源負載102具有串接在電源電壓V_DD和該第一驅(qū)動晶體管M₁₄的第二端(如漏極)之間的多個第一級聯(lián)晶體管(例如M_102a和M_102b)；而且串接在一起的多個所述第一級聯(lián)晶體管(如M_102a和M_102b)的數(shù)量和多個所述第一負載晶體管(例如晶體管M_103a和M_103b)的數(shù)量一致，并且一個所述第一負載晶體管(如M_103a)對應(yīng)和一個所述第一級聯(lián)晶體管(如M_102a)以控制端互連的方式設(shè)置，一個所述第一負載晶體管(如M_103b)對應(yīng)和一個所述第一級聯(lián)晶體管(如M_102b)以控制端互連的方式設(shè)置；以及多個第一級聯(lián)晶體管(如M_102a和M_102b)中的每一個第一級聯(lián)晶體管的控制端都連接到它自身的第二端(如M_102a的柵極連到漏極、M_102b的柵極連到漏極)，而且串接的多個第一級聯(lián)晶體管的首個第一級聯(lián)晶體管(如M_102a)的第一端連到電源電壓但末尾的一個第一級聯(lián)晶體管(如M_102b)的第二端連到第一驅(qū)動晶體管M₁₄的第二端。

上述的跨導(dǎo)運放電路，所述第二電壓跟隨電路還包括一個第二運算放大器A2和一個第二驅(qū)動晶體管M₂₄以及一個第二有源負載202電路；

第二運算放大器A2的正相端耦合到第二晶體管M₂₁的控制端、第二運算放大器A2的反相端耦合到該第二驅(qū)動晶體管M₂₄的第一端(如源極)，且該第二有源負載202連接在該第二驅(qū)動晶體管M₂₄的第二端(如漏極)和電源電壓V_DD之間；

第二驅(qū)動晶體管M₂₄的第一端(如源極)同時還耦合到第二晶體管M₂₁的第二端(如漏極)，并且該第二驅(qū)動晶體管M₂₄由該第二運算放大器A2輸出的電壓驅(qū)動，即第二運算放大器A2的輸出端連接到第二驅(qū)動晶體管M₂₄的柵極控制端。

上述的跨導(dǎo)運放電路，第二運算放大器A2的正相端通過一個電平轉(zhuǎn)換單元201耦合到第二晶體管M₂₁的控制端(或者說電壓V_INN通過電平轉(zhuǎn)換單元201進行電壓轉(zhuǎn)換后再輸送到第二運算放大器A2的正相端)，由電平轉(zhuǎn)換單元201將輸入至第二晶體管M₂₁控制端的電壓V_INN向上或向下偏移一個預(yù)定值后再輸送到第二運算放大器A2的正相端。

上述的跨導(dǎo)運放電路，包括用于驅(qū)動所述第四晶體管M₂₂的第二級放大電路203，第二級放大電路203具有與第二有源負載202電路構(gòu)成鏡像電路的第二負載晶體管(例如晶體管M_203a和晶體管M_203b)，第二級放大電路203還具有連接在第二負載晶體管(M_203a和M_203b)與參考電位(如GND)之間的第六電流源I₂₃；第四晶體管M₂₂的控制端如柵極耦合到第二負載晶體管(M_203a和M_203b)與第六電流源I₂₃之間相連的一個節(jié)點N₃處。

上述的跨導(dǎo)運放電路，第二有源負載202具有串接在電源電壓V_DD和該第二驅(qū)動晶體管M₂₄的第二端(如漏極)之間的多個第二級聯(lián)晶體管(例如M_202a和M_202b)；而且串接在一起的多個所述第二級聯(lián)晶體管(如M_202a和M_202b)的數(shù)量和多個所述第二負載晶體管(例如晶體管M_203a和M_203b)的數(shù)量一致，并且一個所述第二負載晶體管(如M_203a)對應(yīng)和一個所述第二級聯(lián)晶體管(如M_202a)以控制端互連的方式設(shè)置，一個所述第二負載晶體管(如M_203b)對應(yīng)和一個所述第二級聯(lián)晶體管(如M_202b)以控制端互連的方式設(shè)置；以及多個所述第二級聯(lián)晶體管(如M_202a和M_202b)中的每一個第二級聯(lián)晶體管的控制端都連接到它自身的第二端(如M_202a的柵極連到漏極、M_202b的柵極連到漏極)，而且串接的多個第二級聯(lián)晶體管的首個第二級聯(lián)晶體管(如M_202a)的第一端連到電源電壓但末尾的一個第二級聯(lián)晶體管(如M_202b)的第二端連到第二驅(qū)動晶體管M₂₄的第二端。

上述的跨導(dǎo)運放電路，電阻R_e1和電阻R_e2的阻值相等。

上述的跨導(dǎo)運放電路，第一晶體管M₁₁和第二晶體管M₂₁是PMOS晶體管，第三晶體管M₁₂和第四晶體管M₂₂是PMOS晶體管，第一電流輸出晶體管M₁₃和第二電流輸出晶體管M₂₃是NMOS晶體管，第一電壓跟隨電路的第一驅(qū)動晶體管M₁₄以及第二電壓跟隨電路的第二驅(qū)動晶體管M₂₄是NMOS晶體管。

上述的跨導(dǎo)運放電路，在第一有源負載102電路中，Cascode級聯(lián)晶體管M_102a和M_102b或者更多的級聯(lián)晶體管是PMOS晶體管，首個晶體管M_102a的第一端(如源極)連接到電源電壓V_DD上，后級的第二個晶體管M_102b的第一端(如源極)連接到它前一級的晶體管M_102a的第二端(如漏極)，依此類推，Cascode中最末位的一個晶體管(圖中是M_102b)的第二端(如漏極)連到第一驅(qū)動晶體管M₁₄的第二端。

上述的跨導(dǎo)運放電路，在第一級放大電路103中，其第一負載晶體管的數(shù)量和第一有源負載102中Cascode級聯(lián)晶體管的數(shù)量一致，第一負載晶體管M_103a和M_103b或者更多的第一負載晶體管是PMOS晶體管，首個晶體管M_103a的第一端(如源極)連接到電源電壓V_DD上，后級的第二個晶體管M_103b的第一端(如源極)連接到它前一級的晶體管M_103a的第二端(如漏極)，依此類推，串接的多個第一負載晶體管中最末位的一個第一晶體管(圖中是M_103b)的第二端(如漏極)和參考電位之間連接一個第五電流源I₁₃，并且最末位的一個晶體管的第二端和第三晶體管M₁₂的柵極連接于一個節(jié)點N₂。

上述的跨導(dǎo)運放電路，在第二有源負載202電路中，Cascode級聯(lián)晶體管M_202a和M_202b或者更多的級聯(lián)晶體管是PMOS晶體管，首個晶體管M_202a的第一端(如源極)連接到電源電壓V_DD上，后級的第二個晶體管M_202b的第一端(如源極)連接到它前一級的晶體管M_202a的第二端(如漏極)，依此類推，Cascode中最末位的一個晶體管(圖中是M_202b)的第二端(如漏極)連到第二驅(qū)動晶體管M₂₄的第二端。

上述的跨導(dǎo)運放電路，在第二級放大電路203中，其第二負載晶體管的數(shù)量和第二有源負載202中Cascode級聯(lián)晶體管的數(shù)量一致，第二負載晶體管M_203a和M_203b或者更多的第二負載晶體管是PMOS晶體管，首個晶體管M_203a的第一端(如源極)連接到電源電壓V_DD上，后級的第二個晶體管M_203b的第一端(如源極)連接到它前一級的晶體管M_203a的第二端(如漏極)，依此類推，串接的多個第二負載晶體管中最末位的一個第二負載晶體管(圖中是M_203b)的第二端(如漏極)和參考電位之間連接一個第六電流源I₂₃，并且最末位的一個第二負載晶體管(圖中是M_203b)的第二端和第四晶體管M₂₂的柵極連接于一個節(jié)點N₃。第六電流源I₂₃連接在節(jié)點N₃和參考電位之間。

附圖說明

閱讀以下詳細說明并參照以下附圖之后，本發(fā)明的特征和優(yōu)勢將顯而易見：

圖1是采用高精度跨導(dǎo)電路的儀表運放的基本原理。

圖2是跨導(dǎo)電路的基本結(jié)構(gòu)示意圖。

圖3是將差分輸入晶體管的漏極和源極間電壓基本固定住的跨導(dǎo)電路。

圖4是圖3的跨導(dǎo)電路的一種實現(xiàn)方案。

具體實施方式

參見圖2，是一個跨導(dǎo)電路(Gm-cell)的示意圖。

參見圖2，PMOS類型的第一晶體管M₁₁和PMOS類型的第二晶體管M₂₁作為一對差動輸入對，第一晶體管M₁₁的第一端如源極和第二晶體管M₂₁的第一端如源極之間串聯(lián)連接有一對電阻R_e1和R_e2，電阻R_e1和R_e2之間互連的節(jié)點為N₁，一個電源電壓V_DD和節(jié)點N₁之間連接有一個主電流源I_TO。輸入電壓V_INP輸入至第一晶體管M₁₁的柵極，輸入電壓V_INN輸入至第二晶體管M₂₁的柵極。

參見圖2，第一晶體管M₁₁的第二端如漏極與一個參考電位之間連接有一個第一電流源I₁₁，參考電位例如是地電位GND或者更低的負電壓V_SS，第二晶體管M₂₁的第二端如漏極與參考電位之間連接有一個第二電流源I₂₁。

參見圖2，NMOS類型的第三晶體管M₁₂連接在第一晶體管M₁₁的第一端和參考電位之間，第三晶體管M₁₂的第一端如源極連接到參考電位而第二端則連接到第一晶體管M₁₁的源極。NMOS類型的第一電流輸出晶體管M₁₃的第一端如源極連接到參考電位，第一電流輸出晶體管M₁₃的柵極和第三晶體管M₁₂的柵極互連，因此第三晶體管M₁₂和第一電流輸出晶體管M₁₃構(gòu)成電流鏡，定義流經(jīng)第一電流輸出晶體管M₁₃的電流為I_ON，則流經(jīng)第三晶體管M₁₂的電流和I_ON成倍數(shù)的比例關(guān)系，控制流經(jīng)第三晶體管M₁₂的電流就相當(dāng)于可以控制I_ON的大小。

參見圖2，NMOS類型的第四晶體管M₂₂連接在第二晶體管M₂₁的第一端如源極和參考電位之間，第四晶體管M₂₂的第一端如源極連接到參考電位而第二端則連接到第一晶體管M₁₁的源極。NMOS類型的第二電流輸出晶體管M₂₃的第一端如源極連接到參考電位，第二電流輸出晶體管M₂₃的柵極和第四晶體管M₂₂的柵極互連，因此第四晶體管M₂₂和第二電流輸出晶體管M₂₃構(gòu)成電流鏡，流經(jīng)第二電流輸出晶體管M₂₃的電流為I_OP，則流經(jīng)第四晶體管M₂₂的電流和I_OP成倍數(shù)的比例關(guān)系，控制流經(jīng)第四晶體管M₂₂的電流就相當(dāng)于可以控制I_OP的大小。

從整體上來分析圖2的跨導(dǎo)電路(Gm-cell)，差分輸入的電壓V_INP和V_INN會由跨導(dǎo)電路產(chǎn)生一組雙端差分輸出的電流I_ON和I_OP，并且I_ON和I_OP之間差值Δi_out滿足：

Δi_out＝((V_INP+V_gs1)-(V_INN+V_gs2))/(2*R_e)；

函數(shù)中參數(shù)V_gs1是第一晶體管M₁₁的柵極-源極間電壓，參數(shù)V_gs2是第二晶體管M₂₁的柵極-源極間電壓，參數(shù)R_e是電阻R_e1和R_e2的阻值大小。如果V_gs1＝V_gs2則Gm＝1/(2*R_e)是跨導(dǎo)電路的跨導(dǎo)計算公式。由此可知Gm的線性度特性和漂移特性就完全由R_e的物理特性決定，電阻R_e1和R_e2采用好的薄膜電阻(如硅鉻合金材質(zhì)電阻)可以做到16位的線性度而且低的溫度漂移。

按照晶體管的飽和電流I_D＝μ*C_OX*(W/L)*[(V_GS-V_TH)V_DS-1/2*V²_DS]，毫無疑慮會發(fā)現(xiàn)V_gs1和V_gs2的值受到多個參數(shù)的掣肘，這體現(xiàn)在：第一電流源I₁₁和第二電流源I₂₁的電流大小、第一晶體管M₁₁的漏極-源極間電壓V_DS1大小和第二晶體管M₂₁的漏極-源極間電壓V_DS2大小、第一晶體管M₁₁和第二晶體管M₂₁晶體管各自的寬長比W/L、尤其是漏極-源極間電壓V_DS1和V_DS2的二階效應(yīng)，都嚴重影響高精度的線性Gm值。再者，由于超級跟隨電路強制通過第一晶體管M₁₁的電流等于第一電流源I₁₁的電流，和強制通過第二晶體管M₂₁的電流等于第二電流源I₂₁的電流，可能會導(dǎo)致環(huán)路放大倍數(shù)不足而引起增益誤差(Gain Error)。另外，潛在的電源電壓存在共模電壓變化導(dǎo)至M₁₁的V_DS1變化或者M₂₁的V_DS2變化的情形，會使跨導(dǎo)電路的共模抑制比(CMRR)性能變差。

參見圖3，是一個改進型的跨導(dǎo)電路(Gm-cell)的示意圖，旨在改善上文提及的精度和線性度及漂移的問題，并提高電路內(nèi)部的環(huán)路放大倍數(shù)及改善共模抑制比。

參見圖3，第一晶體管M₁₁和第二晶體管M₂₁作為一對差分/差動輸入對，第一晶體管M₁₁的第一端如源極和第二晶體管M₂₁的第一端如源極之間連接有一對電阻R_e1～R_e2，圖中是以PMOS類型的第一晶體管M₁₁和第二晶體管M₂₁為例。

參見圖3，該一對電阻R_e1～R_e2間相連的一個互連節(jié)點N₁和一個電源電壓V_DD之間連有一個主電流源I_TO，并且第一晶體管M₁₁的第二端如漏極與一個參考電位(參考電位可以是負電位VSS或者地電位GND)之間連接有一個第一電流源I₁₁，第二晶體管M₂₁的第二端如漏極與參考電位之間連接有一個第二電流源I₂₁。

參見圖3，第三晶體管M₁₂和第三電流源I₁₂串聯(lián)在第一晶體管M₁₁的第一端和參考電位之間，第一電流輸出晶體管M₁₃的第一端如源極耦合到第三電流源I₁₂，使流經(jīng)第三晶體管M₁₂的電流和第一電流輸出晶體管M₁₃的電流I_ON匯流到第三電流源I₁₂，也即這兩個晶體管的電流之和等于第三電流源I₁₂的電流值。在圖3中，是以PMOS類型的第三晶體管M₁₂和NMOS的第一電流輸出晶體管M₁₃為例。具體而言，第三晶體管M₁₂的第一端如源極連到第一晶體管M₁₁的第一端，第三晶體管M₁₂的第二端如漏極和第一電流輸出晶體管M₁₃的第一端相連，第三電流源I₁₂連在第三晶體管M₁₂的第二端和參考電位之間。

參見圖3，第四晶體管M₂₂和第四電流源I₂₂串聯(lián)在第二晶體管M₂₁的第一端和參考電位之間，第二電流輸出晶體管M₂₃的第一端如源極耦合到第四電流源I₂₂，使流經(jīng)第四晶體管M₂₂和第二電流輸出晶體管M₂₃各自的電流均匯流到第四電流源I₂₂，也即這兩個晶體管的電流之和等于第四電流源I₂₂的電流值。在圖3中，是以PMOS類型的第四晶體管M₂₂和NMOS的第二電流輸出晶體管M₂₃為例。具體而言，第四晶體管M₂₂的第一端如源極連到第二晶體管M₂₁的第一端，第四晶體管M₂₂的第二端如漏極和第二電流輸出晶體管M₂₃的第一端相連，第四電流源I₂₂連在第四晶體管M₂₂的第二端和參考電位之間。

參見圖3，本申請?zhí)岢隽耸褂靡粋€第一電壓跟隨電路100的方案，藉由第一電壓跟隨電路100輸出的電壓施加在M₁₁的漏極處，利用第一電壓跟隨電路100輸出的電壓鉗制第一晶體管M₁₁的第一端和第二端之間的漏-源電壓V_DS1大幅度波動，將漏-源電壓V_DS1設(shè)置在一個合理的第一預(yù)設(shè)電壓范圍內(nèi)，由于V_DS1具有最優(yōu)值，所以擯棄了上文提及的因為V_DS1變化引起的二階效應(yīng)。

參見圖3，第一電壓跟隨電路100包括第一運算放大器A1和驅(qū)動晶體管M₁₄及第一有源負載102電路。雖然第一運算放大器A1的正相端可直接耦合到第一晶體管M₁₁的控制端來接收V_INP，但是較佳的，我們采用第一運算放大器A1的正相端通過一個電平轉(zhuǎn)換單元(Level Shifter)101耦合到第一晶體管M₁₁的控制端的方案，或者說電壓V_INP通過電平轉(zhuǎn)換單元101進行電壓轉(zhuǎn)換后再輸送到第一運算放大器A1的正相端，由電平轉(zhuǎn)換單元101將原本輸入至第一晶體管M₁₁的控制端的電壓V_INP向上或向下偏移一個預(yù)定值后再輸送到第一運算放大器A1的正相端。此時第一運算放大器A1的反相端耦合到驅(qū)動晶體管M₁₄的第一端如源極，且該第一有源負載102電路連接在該驅(qū)動晶體管M₁₄的第二端如漏極和電源電壓V_DD之間。驅(qū)動晶體管M₁₄的第一端如源極同時還連接到第一晶體管M₁₁的第二端如漏極，并且驅(qū)動晶體管M₁₄由第一運算放大器A1輸出的電壓驅(qū)動，即第一運算放大器A1的輸出端連接到驅(qū)動晶體管M₁₄的柵極控制端。流經(jīng)驅(qū)動晶體管M₁₄的電流加上流經(jīng)第一晶體管M₁₁的電流之和等于第一電流源I₁₁的電流值。

參見圖3，跨導(dǎo)電路還包括用于驅(qū)動第三晶體管M₁₂的第一級放大電路103，第一級放大電路103在驅(qū)動晶體管M₁₄的漏極處擷取一個電壓作為自身放大的激勵源。同時參見圖4所示的第一級放大電路103與第一有源負載102的范例。必須闡明的是，圖3中第一有源負載102只要是有源負載電路皆可但不一定必須是圖4的具體電路架構(gòu)，同樣圖3中第一級放大電路103只要從第一電壓跟隨電路100中擷取到放大激勵信號即可所以不一定必須是圖4的具體電路架構(gòu)，圖4僅僅是作為范例闡明發(fā)明精神的例子。

參見圖4，第一有源負載102具有串接在電源電壓V_DD和驅(qū)動晶體管M₁₄的第二端如漏極之間的多個Cascode級聯(lián)晶體管(如M_102a和M_102b)。Cascode級聯(lián)晶體管是PMOS類型的晶體管，任意后一級的晶體管的第一端連到相鄰前一級晶體管的第二端，并且首個晶體管的第一端連接到電源電壓。例如晶體管M_102a和M_102b或者更多的級聯(lián)晶體管串聯(lián)，串接在一起的多個級聯(lián)晶體管中的首個晶體管M_102a的第一端如源極連接到電源電壓V_DD上，后一級的第二個晶體管M_102b的第一端如源極連接到它前一級的晶體管M_102a的第二端如漏極，依此類推，Cascode中最末位的一個晶體管(圖中是M_102b)的第二端如漏極連到驅(qū)動晶體管M₁₄的第二端如漏極。

參見圖4，第一級放大電路103具有與第一有源負載102電路構(gòu)成鏡像電路的負載晶體管，例如第一級放大電路103包括晶體管M_103a和晶體管M_103b，還包括連接在負載晶體管(M_103a和M_103b)與參考電位(如GND/VSS)之間的第五電流源I₁₃，其中第三晶體管M₁₂的控制端如柵極耦合到負載晶體管(M_103a和M_103b)與該第五電流源I₁₃之間相連的一個節(jié)點N₂處，放大電路103可加大環(huán)路放大倍數(shù)，減少Gain Error。

參見圖4，第一有源負載102中串接的多個級聯(lián)晶體管(如M_102a和M_102b)的數(shù)量和第一級放大電路103中多個串接的負載晶體管(如M_103a和M_103b)的數(shù)量一致，并且一個負載晶體管(如M_103a)對應(yīng)和一個級聯(lián)晶體管(如M_102a)以柵極控制端互連的方式設(shè)置成鏡像電路，同樣負載晶體管M_103b對應(yīng)和一個級聯(lián)晶體管M_102b以柵極互連的方式設(shè)置成鏡像電路。以及多個級聯(lián)晶體管中至少設(shè)置一個晶體管(如M_102a)的控制端如柵極連接到它自身的第二端如漏極(也連到M_102b的第一端如源極)，另一個晶體管(如M_102b)的控制端如柵極連接到它自身的第二端如漏極(也連到驅(qū)動晶體管M₁₄的第二端如漏極)，此時由于負載晶體管M_103a和級聯(lián)晶體管M_102a的柵極互連所以M_103a的柵極自然也連到晶體管M_102a的第二端如漏極，其他的級聯(lián)晶體管如M_102b的控制端對應(yīng)連到它自身的第二端，負載晶體管M_103b和級聯(lián)晶體管M_102b的柵極互連所以晶體管M_103b的柵極自然也連到晶體管M_102b的第二端如漏極。

參見圖3，作為差動電路的另一半相對的部分，本申請還提出了使用一個第二電壓跟隨電路200的方案，藉由第二電壓跟隨電路200輸出的電壓施加在M₂₁的漏極處，利用第二電壓跟隨電路200輸出的電壓鉗制住第二晶體管M₂₁的第一端和第二端之間的漏-源電壓V_DS2大幅度波動，將漏-源電壓V_DS2設(shè)置在一個合理的第二預(yù)設(shè)電壓范圍內(nèi)，同樣由于V_DS2具有最優(yōu)值，所以不會產(chǎn)生上文提及的因為V_DS2變化引起的二階效應(yīng)。

參見圖3，第二電壓跟隨電路200包括第二運算放大器A2和驅(qū)動晶體管M₂₄及第二有源負載202電路。雖然第二運算放大器A2的正相端可直接耦合到第二晶體管M₂₁的控制端來接收V_INN，但是較佳的，我們采用第二運算放大器A2的正相端通過一個電平轉(zhuǎn)換單元(Level Shifter)201耦合到第二晶體管M₂₁的控制端的方案，或者說電壓V_INN通過電平轉(zhuǎn)換單元201進行電壓轉(zhuǎn)換后再輸送到第二運算放大器A2的正相端，由電平轉(zhuǎn)換單元201將原本輸入至第二晶體管M₂₁的控制端的電壓V_INN向上或向下偏移一個預(yù)定值后再輸送到第二運算放大器A2的正相端。此時第二運算放大器A2的反相端耦合到驅(qū)動晶體管M₂₄的第一端如源極，且該第二有源負載202電路連接在該驅(qū)動晶體管M₂₄的第二端如漏極和電源電壓V_DD之間。驅(qū)動晶體管M₂₄的第一端如源極同時還連接到第二晶體管M₂₁的第二端如漏極，并且驅(qū)動晶體管M₂₄由第二運算放大器A2輸出的電壓驅(qū)動，也即將第二運算放大器A1的輸出端連接到驅(qū)動晶體管M₂₄的柵極控制端。其中流經(jīng)驅(qū)動晶體管M₂₄的電流加上流經(jīng)第二晶體管M₂₁的電流之和等于第二電流源I₂₁的電流值。

參見圖3，跨導(dǎo)電路還包括用于驅(qū)動第四晶體管M₂₂的第二級放大電路203，第二級放大電路203在驅(qū)動晶體管M₂₄的漏極處擷取一個電壓作為放大功能的激勵源。同時參見圖4所示的第二級放大電路203與第二有源負載202的范例。必須闡明的是，圖3中第二有源負載202只要是有源負載電路皆可但不一定必須是圖4的具體電路架構(gòu)，同樣圖3中第二級放大電路203只要從第二電壓跟隨電路200中擷取到放大激勵信號即可所以不一定必須是圖4的具體電路架構(gòu)，圖4僅僅是作為范例闡明發(fā)明精神的例子。

參見圖4，第二有源負載202具有串接在電源電壓V_DD和驅(qū)動晶體管M₂₄的第二端如漏極之間的多個Cascode級聯(lián)晶體管(如M_202a和M_202b)。Cascode級聯(lián)晶體管是PMOS類型的晶體管，任意后一級的晶體管的第一端連到相鄰前一級晶體管的第二端，并且首個晶體管的第一端連接到電源電壓。例如晶體管M_202a和M_202b或者更多的級聯(lián)晶體管串聯(lián)，串接在一起的多個級聯(lián)晶體管中的首個晶體管M_202a的第一端如源極連接到電源電壓V_DD上，后一級的第二個晶體管M_202b的第一端如源極連接到它的前一級的晶體管M_102a的第二端如漏極，依此類推，Cascode中最末位的一個晶體管(圖中是M_202b)的第二端如漏極連到驅(qū)動晶體管M₂₄的第二端如漏極。

參見圖4，第二級放大電路203具有與第二有源負載202電路構(gòu)成鏡像電路的負載晶體管，例如第二級放大電路203包括晶體管M_203a和晶體管M_203b，還包括連接在負載晶體管(M_203a和M_203b)與參考電位(如GND/VSS)之間的第六電流源I₂₃，其中第四晶體管M₂₂的控制端如柵極耦合到負載晶體管(M_203a和M_203b)與該第五電流源I₂₃之間相連的一個節(jié)點N₃處，放大電路203可加大環(huán)路放大倍數(shù)，減少Gain Error。

參見圖4，第二有源負載202中串接的多個級聯(lián)晶體管(如M_202a和M_202b)的數(shù)量和第二級放大電路203中多個串接的負載晶體管(如M_203a和M_203b)的數(shù)量一致，并且一個負載晶體管(如M_203a)對應(yīng)和一個級聯(lián)晶體管(如M_202a)以柵極控制端互連的方式設(shè)置成鏡像電路，同樣負載晶體管M_203b對應(yīng)和一個級聯(lián)晶體管M_202b以柵極互連的方式設(shè)置成鏡像電路。以及多個級聯(lián)晶體管中至少設(shè)置一個晶體管(如M_202a)的控制端如柵極連接到它自身的第二端如漏極(也連到晶體管M_202b的第一端如源極)，此時由于負載晶體管M_203a和級聯(lián)晶體管M_202a的柵極互連所以M_203a的柵極自然也連到晶體管M_202a的第二端如漏極，其他的級聯(lián)晶體管如M_202b的控制端對應(yīng)連到它自身的第二端，負載晶體管M_203b和級聯(lián)晶體管M_202b的柵極互連所以晶體管M_203b的柵極自然也連到M_202b的第二端如漏極。

參見圖3，電阻R_e1和電阻R_e2的阻值相等。

參見圖3，第一晶體管M₁₁和第二晶體管M₂₁是PMOS晶體管，第三晶體管M₁₂和第四晶體管M₂₂是PMOS晶體管，第一電流輸出晶體管M₁₃和第二電流輸出晶體管M₂₃是NMOS晶體管，第一電壓跟隨電路100的驅(qū)動晶體管M₁₄以及第二電壓跟隨電路200的驅(qū)動晶體管M₂₄是NMOS晶體管。

參見圖4，第一級放大電路103和第二級放大電路203中的各個晶體管都是PMOS類型的晶體管，以及第一有源負載102和第二有源負載202中的各個晶體管都是PMOS類型的晶體管。

對于跨導(dǎo)運放電路而言，作為差分輸入對的第一晶體管M₁₁和第二晶體管M₂₁分別接收電壓V_INP和V_INN，而作為電流提供端口的第一電流輸出晶體管M₁₃和第二電流輸出晶體管M₁₃各自流出/吸取的電流I_ON和I_OP來提供一組雙端輸出電流。

新的跨導(dǎo)電路的優(yōu)勢在于：第一、用簡單的電平轉(zhuǎn)移電路(Level Shifter模塊)和輸入電壓跟隨電路，可以把差分輸入對管的漏源電壓設(shè)在最優(yōu)值，去掉由漏源電壓變化形成的二階效應(yīng)，Gm系數(shù)的線性度和溫度漂移就僅僅只由阻值R_e的物理特性決定，只要選擇好的薄膜電阻(如SiCr材料)就可以做到高精度(如16位)的線性度而且低的溫度漂移。第二、是由在超級跟隨電路基礎(chǔ)上再引進一級放大電路，可以加大環(huán)路放大倍數(shù)和減少的增益誤差(Gain Error)。第三、這種新的跨導(dǎo)運放在改善Gm cell的共模噪聲壓制性能(CMRR)性能同時，并沒有引進任何額外的輸入失配電路。而新的輸入跟隨電路和放大電路被有機的融合在一起，簡化了設(shè)計和降低了元件數(shù)量。

以上，通過說明和附圖，給出了具體實施方式的特定結(jié)構(gòu)的典型實施例，上述發(fā)明提出了現(xiàn)有的較佳實施例，但這些內(nèi)容并不作為局限。對于本領(lǐng)域的技術(shù)人員而言，閱讀上述說明后，各種變化和修正無疑將顯而易見。因此，所附的權(quán)利要求書應(yīng)看作是涵蓋本發(fā)明的真實意圖和范圍的全部變化和修正。在權(quán)利要求書范圍內(nèi)任何和所有等價的范圍與內(nèi)容，都應(yīng)認為仍屬本發(fā)明的意圖和范圍內(nèi)。