專利名稱：識別具有較差的亞閾斜率或較弱的跨導(dǎo)的非易失存儲器元件的方法
技術(shù)領(lǐng)域：
本發(fā)明大體上涉及非易失存儲器及其操作，且更特定地涉及存儲器的有缺陷存儲元件的判定。
背景技術(shù)：
本發(fā)明的原理可應(yīng)用于目前現(xiàn)有的和預(yù)期將使用正在研發(fā)的新技術(shù)的不同類型的非易失存儲器。然而，關(guān)于以快閃電可擦除和可編程只讀存儲器(EEPROM)為例來描述本發(fā)明的實施，其中存儲元件為浮動?xùn)艠O(floating gate)。目前商業(yè)產(chǎn)品中普通的是一快閃EEPROM陣列的每個浮動?xùn)艠O存儲元件通過二進(jìn)位模式的操作來存儲數(shù)據(jù)的單個位，其中將浮動?xùn)艠O晶體管的兩個范圍的閾電平定義為存儲電平。一浮動?xùn)艠O晶體管的閾電平對應(yīng)于存儲于其浮動?xùn)艠O上的電荷電平的范圍。除減小存儲器陣列的尺寸外，趨向于通過在每個浮動?xùn)艠O晶體管中存儲多于一個數(shù)據(jù)位來進(jìn)一步增加此種存儲器陣列的數(shù)據(jù)存儲的密度。此通過將多于兩個閾電平定義為用于每個浮動?xùn)艠O晶體管的存儲狀態(tài)而完成，四個此種狀態(tài)(每個浮動?xùn)艠O存儲元件2個數(shù)據(jù)位)現(xiàn)已包含于商業(yè)產(chǎn)品中。預(yù)期將有更多存儲狀態(tài)，例如每個存儲元件16個狀態(tài)。每一浮動?xùn)艠O存儲器晶體管具有閾電壓的某一總范圍(窗口)，其中可對其實際操作，且將所述范圍劃分為為其定義的狀態(tài)的數(shù)目加上狀態(tài)之間的邊界以允許對其清楚地相互區(qū)分。朝向較低功率系統(tǒng)的趨勢引起一較小的可用閾電壓窗口，其進(jìn)一步加劇此問題。此對于不同類型的快閃EEPROM單元陣列為真實的。一種設(shè)計的NOR陣列使其存儲器單元連接于相鄰位(列)線之間且控制柵極連接至字(行)線。個別單元含有一個浮動?xùn)艠O晶體管(具有或不具有與其串聯(lián)而形成的一選擇晶體管)或由單個選擇晶體管分離的兩個浮動?xùn)艠O晶體管。在以全文引用的方式并入本文的以下美國專利案和SanDisk公司的申請中的申請案中給出此種陣列及其在存儲系統(tǒng)中的使用的實例專利號5，095，344、 5，172，338,5, 602，987,5, 663，901,5, 430，859,5, 657，332,5, 712，180,5, 890，192 與 6，151，對8，和2000年2月17日申請的序列號09/505，555，和2000年9月22日申請的 09/667，344。一種設(shè)計的NAND陣列具有若干存儲器單元，例如8個、16個或甚至32個，所述存儲器單元通過兩端中任一端的選擇晶體管以串聯(lián)字符串的形式連接在一位線與一參考電平之間。字線與不同串聯(lián)字符串中的單元的控制柵極相連接。在以全文引用的方式并入本文的以下美國專利案中給出此種陣列及其操作的相關(guān)實例5，570，315,5, 774，397與6，046，935和2001年6月27日申請的美國專利申請案序列號09/893，277。在Raul-Adrian Cernea 申請的標(biāo)題為"Highly Compact Non-Volatile Memory and Method Thereof，，禾口 Raul-Adrian Cemea 與 Yan Li 申請的"Non-Volatile Memory and Method with Reduced Source Line Bias Errors”的美國專利申請案中給出其它實例，兩個申請案都在2002年9 月M日申請且以引用的方式并入本文。有時，已知閃存單元將經(jīng)受較差的亞閾斜率或較弱的跨導(dǎo)。有時將這些單元稱為級單元且其通常具有不合意的電流-電壓(I-V)特征。所述單元具有降低的的傳導(dǎo)率，
但更重要的是由其亞閾斜率定義的其關(guān)閉特征很差。因此，所述單元仍以閾電壓以下的柵極電壓進(jìn)行傳導(dǎo)，意味著其具有較大的能力可被錯誤地讀取。圖1將該gm降級單元與一性能良好的單元的一典型I-V曲線進(jìn)行比較，其中用對數(shù)標(biāo)度顯示電流。在此圖中，用空心方形顯示一性能良好的(或“優(yōu)良”)單元并用黑色菱形顯示具有降級跨導(dǎo)的一“壞的”單元。已將兩種單元編程為由響應(yīng)于控制柵極電壓Vcg = V1的漏-源極電流電平Ids = I1定義的目標(biāo)狀態(tài)。除此點之外，兩條曲線不相同，壞的單元具有用于較高電壓的一較低電流(降級跨導(dǎo))和用于較低Vcg值的一較高電流(較差的亞閾斜率部分)。隨著存儲器循環(huán)，這些單元變得更差且如果允許循環(huán)損害緩和，那么可改善所述單元的特征。因此，很可能某種類型的充電模型(例如界面狀態(tài))可起作用而引起較差的亞閾斜率和降低的的跨導(dǎo)。如果亞閾斜率變差至甚至在柵極電壓低于單元閾時單元仍在傳導(dǎo)的程度，那么這些單元可引起存儲數(shù)據(jù)受破壞。如果讀取條件變化，那么此將顯著減小讀取邊界并使單元極易受“轉(zhuǎn)換位”影響。例如，將可能由與某些存儲器狀態(tài)目標(biāo)值相對應(yīng)的程序校驗條件來確定線交叉的點I1-V1，所述目標(biāo)值常相差用于此狀態(tài)的控制讀取電壓的某邊界。因此，對應(yīng)于此讀取電壓的壞單元的電流電平將不同于好單元的電流電平，即使將其兩者都編程為相同狀態(tài)。事實上，由于某些單元從編程狀態(tài)轉(zhuǎn)換為擦除狀態(tài)而使存儲器在循環(huán)之后發(fā)生故障時，通?？梢姶爽F(xiàn)象。此外，已發(fā)現(xiàn)壞的單元趨于用比好的單元更快的速度自其編程值漂移。雖然論述是以閃存單元為根據(jù)，但更通常的為其對于任何使用基于晶體管的非易失存儲元件的存儲器將為正確的，所述存儲元件中由電流-電壓特性決定寫入數(shù)據(jù)狀態(tài)， 例如電介質(zhì)存儲元件。在其破壞存儲數(shù)據(jù)之前識別經(jīng)受此種現(xiàn)象的單元的方法將是非常有利的。

發(fā)明內(nèi)容
本發(fā)明提出用于對具有較差的亞閾斜率和降低的跨導(dǎo)的單元進(jìn)行識別的若干方法。其允許將一降級單元相對一良好性能單元的I-V特征的顯著差異用于識別降級單元并在其引起數(shù)據(jù)破壞之前從存儲器的有用部分將其移除。第一組技術(shù)集中于降級的存儲元件的較差的亞閾特性將單元編程為接地狀態(tài)以上的一狀態(tài)并用此狀態(tài)的閾電壓以下的一控制柵極電壓對其讀取。良好性能的元件將完全關(guān)閉且本質(zhì)上不具有漏-源極電流，而有缺陷的單元仍將產(chǎn)生一可測量的量的電流。如果對于一新的存儲器在測試期執(zhí)行此過程，那么可首先循環(huán)所測試的元件以增加此效應(yīng)。在一示范性實施例中，用設(shè)置為接地的控制柵極讀取編程的元件并將一低電流電平閾用于區(qū)分降級單元與好的單元。第二組實施例集中于降級存儲元件的較弱的跨導(dǎo)特性將單元編程為接地狀態(tài)以上的一狀態(tài)并隨后用高出此狀態(tài)閾電壓很多的一控制柵極電壓(比如約兩倍于Vth)對其讀取。由于好的單元在此增加電壓處比降級單元具有顯著更高的漏-源極電流，所以可基于此而對其區(qū)分。與其他方法一樣，在測試一新裝置或在其使用后，可響應(yīng)于某些時序或使用標(biāo)準(zhǔn)或動態(tài)響應(yīng)于一誤差指示而使用所述技術(shù)?？稍趩卧壣匣蛟谝粔K(或其它存儲器的細(xì)分)級上標(biāo)出有缺陷的元件。第三組實施例改變存儲元件的源-漏極區(qū)域處的電壓電平。在一 NAND型架構(gòu)中， 可通過改變在讀取操作期間施加于非選擇控制柵極的讀取或過驅(qū)動電壓，或通過直接提升位線上的電壓電平而實現(xiàn)上述目的。在偏壓條件中此偏移之下一好的存儲元件的電流-電壓曲線是相對穩(wěn)定的，而降級元件顯示出更大的偏移。偏移量可用于區(qū)分好的元件與壞的元件。由于降級單元經(jīng)常一群集方式出現(xiàn)，所以常有意義的是基于塊或其它存儲器結(jié)構(gòu)來執(zhí)行測試。例如，在第三組實施例中，可確定對單元的一塊的閾電平分布。隨著非選擇單元上讀取電壓改變，分布將偏移。特定地，如果讀取電壓降低，那么塊中任何壞的單元顯現(xiàn)出分布的一尾跡的發(fā)展而僅特性良好的細(xì)胞的塊將維持較緊湊的分布。因此，通過改變偏壓條件和尋找閾電壓分布中一尾跡的發(fā)展，可識別并移除一壞的塊。本發(fā)明的其它方面、特征和優(yōu)點包含于以下的示范性實施例的描述中，應(yīng)結(jié)合附圖做出所述描述。


圖1為具有較差的亞閾斜率和較弱的跨導(dǎo)的一存儲元件的實例。圖2為一非易失存儲器系統(tǒng)的方塊圖，其中可實施本發(fā)明的不同方面。圖3說明圖2的存儲器陣列為NAND型時的一現(xiàn)有電路和組織。圖4展示一截面圖，其沿著在一半導(dǎo)體基板上形成的一 NAND型存儲器陣列的一列而截取。圖5提供圖2-5的NAND存儲器單元的實例操作電壓的表格1。圖6展示具有循環(huán)的亞閾斜率降級。圖7說明由相鄰元件中讀取電壓改變而引起的一個存儲元件中的閾電壓偏移。圖8說明由讀取電壓改變而引起的存儲元件的一塊中的閾電壓偏移。
具體實施例方式實例非易失存儲器系統(tǒng)參看圖2至5，描述一示范性非易失存儲器系統(tǒng)，其中實施本發(fā)明的不同方面，從而提供特定范例。(圖2至5從以引用的方式并入本文的美國專利號6，456，528修改而得， 且其中進(jìn)一步對其詳細(xì)描述)圖2為一閃存系統(tǒng)的方塊圖。存儲器單元陣列1包含排列為一矩陣的多個存儲器單元M,由列控制電路2、行控制電路3、c源極控制電路4和c-p井控制電路5對其控制。將列控制電路2連接至存儲器單元陣列1的位線(BL)以用于讀取存儲器單元(M)中存儲的數(shù)據(jù)、用于確定程序操作期間存儲器單元(M)的狀態(tài)，和用于控制位線(BL)的電位電平以促進(jìn)編程或抑制編程。將行控制電路3連接至字線(WL)以選擇字線 (WL)的一個、施加讀取電壓、施加與列控制電路2控制的位線電位電平相組合的一程序電壓，和施加其上形成有存儲器單元(M)的一 P型區(qū)域(圖4中標(biāo)記為“c-p井” 11)的電壓相耦合的一擦除電壓。c源極控制電路4控制連接至存儲器單元(M)的一共同源極線(圖 3中標(biāo)記為“C源極”)。c-p井控制電路5控制c-p井電壓。由列控制電路2讀取存儲器單元(M)中存儲的數(shù)據(jù)并通過一 I/O線和一數(shù)據(jù)輸入 /輸出緩沖器6將其輸出至外部I/O線。將存儲于存儲器單元中的程序數(shù)據(jù)通過外部I/O 線輸入至數(shù)據(jù)輸入/輸出緩沖器6，并傳送至列控制電路2。將外部I/O線連接至一控制器 20。將用于控制閃存裝置的命令數(shù)據(jù)輸入至連接于外部控制線的一命令界面，所述外部控制線與控制器20相連接。命令數(shù)據(jù)將所請求的是哪種操作通知于閃存。將輸入命令傳送至一狀態(tài)機(jī)8，其控制列控制電路2、行控制電路3、c源極控制電路4、c-p井控制電路 5和數(shù)據(jù)輸入/輸出緩沖器6。狀態(tài)機(jī)8可輸出閃存的狀態(tài)數(shù)據(jù)，例如就緒/忙碌(READY/ BUSY)或成功 / 失敗(PASS/FAIL)。控制器20連接或可連接于一主機(jī)系統(tǒng)，例如個人計算機(jī)、數(shù)碼相機(jī)或個人數(shù)字助理。由主機(jī)發(fā)起諸如存儲數(shù)據(jù)至存儲器陣列1或從存儲器陣列1讀取數(shù)據(jù)的命令，并分別提供或接收這些數(shù)據(jù)?？刂破鲗⑦@些命令轉(zhuǎn)換為命令電路7可解譯和執(zhí)行的命令信號?？刂破魍ǔＲ埠芯彌_存儲器，用于將用戶數(shù)據(jù)寫入存儲器陣列或自其讀取。典型的存儲器系統(tǒng)包含含有控制器20的一個集成電路芯片21，和每一個都含有一存儲器陣列與相關(guān)控制、 輸入/輸出與狀態(tài)機(jī)電路的一個或一個以上集成電路芯片22。當(dāng)然，趨勢是將系統(tǒng)的存儲器陣列和控制器電路一起整合在一個或一個以上集成電路芯片上?？蓪⒋鎯ζ飨到y(tǒng)嵌入并作為主機(jī)系統(tǒng)的一部分，或可包含于一存儲卡中，所述存儲卡可用可抽取的方式插入主機(jī)系統(tǒng)的連接插座。此卡可包含整個存儲器系統(tǒng)，或控制器與存儲器陣列，而可能在獨立的卡中提供相關(guān)的外圍電路。參看圖3，其中描述存儲器單元陣列1的實例結(jié)構(gòu)。將NAND型的一快閃EEPROM 作為實例描述。在一特定實例中，將存儲器單元(M)分為1，OM個塊。同時擦除每一塊中存儲的數(shù)據(jù)。因此，塊為可同時擦除的多個細(xì)胞的最小單位。在每一塊中，在此實例中，存在8，512列，所述列分為偶數(shù)列和奇數(shù)列。位線也分為偶數(shù)位線(BLe)和奇數(shù)位線(BLo)。 將在每一柵電極處連接至字線(WL0至WL3)的四個存儲器單元串聯(lián)連接以形成一 NAND單元單位。將所述NAND單元單位的一個終端通過一第一選擇晶體管( 而連接至對應(yīng)位線 (BL)，所述第一選擇晶體管的柵電極耦合于一第一選擇柵極線(S⑶)，并將另一終端通過一第二選擇晶體管( 而連接至c源極，所述第二選擇晶體管的柵電極連接于一第二選擇柵極線(SGS)。雖然出于簡潔而展示每一單元單位中包含四個浮動?xùn)艠O晶體管，但可使用更多數(shù)目的晶體管，例如8個、16個甚至32個。在此實例中，在用戶數(shù)據(jù)讀取和編程操作期間，同時選擇4，256個單元(M)。所選擇單元(M)具有相同字線(WL)，例如WL2，和相同種類的位線(BL)，例如偶數(shù)位線BLeO至 BLe4255。因此，可同時讀取或編程532個字節(jié)的數(shù)據(jù)。此同時讀取或編程的532字節(jié)的數(shù)據(jù)邏輯上形成一“頁”。因此，一個塊可存儲至少八頁。當(dāng)每一存儲器單元(M)存儲兩個位的數(shù)據(jù)時，即多層單元的情況，在每單元存儲兩位的情況下一個塊存儲16頁。在此實施例中，每個存儲器單元的存儲元件(在此情況中為每個存儲器單元的浮動?xùn)艠O)存儲兩位的用戶數(shù)據(jù)。
圖4展示圖3中示意性顯示的所述類型的NAND單元單位在位線(BL)方向的截面圖。在一 P型半導(dǎo)體基板9的一表面處，形成一 P型區(qū)域C-P井11，由一 η型區(qū)域10封閉所述c-p井以使所述c-p井與所述ρ型基板絕緣。通過一第一接觸孔(CB)與一 η型擴(kuò)散層 12將η型區(qū)域10連接至由一第一金屬MO制成的一 c-p井線。通過第一接觸孔(CB)與一 P型擴(kuò)散層13將ρ型區(qū)域c-p井11也連接至所述c-p井線。將所述c-p井線連接至c-p 井控制電路5(圖2)。每一存儲器單元具有一浮動?xùn)艠O(re)，其存儲對應(yīng)于正儲存在所述單元中的數(shù)據(jù)的一定量的電荷，字線(WL)形成柵電極，且漏與源電極由η型擴(kuò)散層12組成。浮動?xùn)艠O (FG)通過一穿隧氧化膜(14)而形成于c-p井的表面上。字線(WL)通過一絕緣膜(15)堆疊于浮動?xùn)艠O(re)上。源電極通過第二選擇晶體管( 和第一接觸孔(CB)連接至由第一金屬(MO)組成的共同源極線(c源極)。共同源極線連接至c源極控制電路G)。通過第一選擇晶體管(S)、第一接觸孔(CB)、第一金屬(MO)和第二接觸孔(Vl)間的一中間布線將漏電極連接至由第二金屬(Ml)組成的位線(BL)。所述位線連接至列控制電路O)。圖5的表格1總結(jié)了所施加的用以操作存儲器單元陣列1的電壓，在一特定實例中，每一存儲器單元的浮動?xùn)艠O存儲兩個位，即具有狀態(tài)〃 11"、“ 10〃、“ 01"、“ 00〃 中的一種。此表格顯示選擇字線〃 WL2"與位線〃 BLe"用于讀取和編程的情況。通過將 c-p井提升至20V的擦除電壓并將一所選擇塊的字線(WL)接地，可擦除所選擇塊的數(shù)據(jù)。 由于將未選擇塊的字線(WL)、位線(BL)、選擇線(SG)與c源極全部置于浮動狀態(tài)，所以其也提升至接近20V，此是由于與c-p井的電容性耦合。因此，將一強(qiáng)電場僅施加于所選擇存儲器單元(M)的穿隧氧化膜14(圖4與圖5)，并在穿隧電流流過穿隧氧化膜14時擦除所選擇存儲器單元的數(shù)據(jù)。在此實例中，所擦除單元為四個可能編程狀態(tài)的一種，8卩"11"。為在編程操作期間在浮動?xùn)艠O(re)中存儲電子，將所選擇字線WL2連接至一程序脈沖Vpgm并將所選擇字線BLe接地。另一方面，為了禁止在不進(jìn)行編程的存儲器單元(M) 上的程序，將對應(yīng)位線BLe和未選擇的位線BLo連接至一電源的Vdd，例如3V。將未選擇的字線WiK WLl與WL3連接至10V，將第一選擇柵極(S⑶)連接至Vdd，并將第二選擇柵極 (SGS)接地。因此，將正在編程的存儲器單元(M)的通道電位設(shè)定為0V。由于與字線(WL)的電容性耦合提升了通道電位，所以程序禁止中的通道電位上升至大約6V。如以上解釋，在編程期間將一強(qiáng)電場僅施加于存儲器單元(M)的穿隧氧化膜14，且穿隧電流以與抹除時的方向相反的方向流過穿隧氧化膜14，隨后邏輯狀態(tài)從"11"改變?yōu)槠渌鼱顟B(tài)"10"、“ 01" 或"00〃中的一種。在讀取與校驗操作中，將選擇柵極(SGD與SGS)與未選擇字線(WLO、WLl與WL3) 提升至4. 5V的讀取通過電壓以使其成為通過柵極。將所選擇字線(WU)連接至一電壓，為每一讀取與校驗操作指定所述電壓的電平，以便確定所關(guān)心的存儲器單元的閾電壓是否已達(dá)到此電平。例如，在讀取10操作中，將所選擇字線WL2接地，因此要偵測閾電壓是否高于0V。在此讀取情況中，可以說讀取電平為0V。在校驗(VERIFY)Ol操作中，將所選擇字線 WL2連接至2. 4V，因此要校驗閾電壓是否已達(dá)到2. 4V。在此校驗情況中，可以說校驗電平為 2. 4V。將所選擇位線(BLe)預(yù)先充電至一高電平，例如0. 7V。如果閾電壓高于讀取或校驗電平，由于非傳導(dǎo)性存儲器單元(M)，所關(guān)心的位線(BLe)的電位電平維持在高電平。另一方面，如果閾電壓低于讀取或校驗電平，由于傳導(dǎo)性存儲器單元(M)，所關(guān)心的位線 (BLe)的電位電平降低至一低電平，例如小于0.5V。以下解釋讀取與校驗操作的其它細(xì)節(jié)。識別具有較差的亞閾斜率與降低的跨導(dǎo)的單元的方法如背景部分中所述，已知非易失存儲元件會經(jīng)受較差的亞閾斜率或較弱的跨導(dǎo) (gm)，所述情形有時稱為gm降級。本發(fā)明提出在經(jīng)受此現(xiàn)象的單元破壞所存儲數(shù)據(jù)之前對其進(jìn)行識別的方法。雖然使用錯誤校正碼(ECC)和其它技術(shù)可允許存儲器處理一定數(shù)量的錯誤，但如果存在過多單元降級，那么這些技術(shù)將會失敗且會破壞數(shù)據(jù)。然而，一降級單元對一良好性能單元的I-V特征的差異可用于識別降級單元并在降級單元引起數(shù)據(jù)破壞之前從存儲器的有用部分使其移除。本發(fā)明提出對具有較差的亞閾斜率與降低的跨導(dǎo)的單元進(jìn)行識別的三種方法。雖然由于不同原因(例如氧化物陷阱、源極/漏極區(qū)域未覆蓋柵極或其它未完全了解的原因)，較差的亞閾斜率與低跨導(dǎo)可能升高，但很清楚，在存儲器循環(huán)時所述單元將變得更差，同時也很清楚，如果允許減輕循環(huán)損壞，那么可以改善所述單元特征。此在圖6 中顯示，其中新的好的單元的I-V曲線(黑方形603)與所述單元經(jīng)過很大數(shù)目(大于IO4) 的循環(huán)后的曲線的差別很小，而壞的單元在經(jīng)過同樣數(shù)目的循環(huán)(空心菱形60 之后顯示甚至比新的壞的單元(黑菱形601)更壞的特性。如圖6中可見，高度循環(huán)的壞的單元的 I-V曲線在此半對數(shù)圖中幾乎為直線且非常平坦。雖然所述機(jī)制的細(xì)節(jié)對本發(fā)明并不重要，但某些類型的充電模式，例如界面狀態(tài)， 可能在導(dǎo)致較差的亞閾斜率和降低的跨導(dǎo)中起作用。例如，如果所選擇元件對應(yīng)于圖4的 NAND結(jié)構(gòu)中的札20，那么一可能的機(jī)制可為札2_0與札3_0之間的η型擴(kuò)散層的邊緣處的電介質(zhì)中的陷阱。在美國專利申請案序號10/052，擬4中更詳細(xì)地描述界面狀態(tài)，所述申請案申請于2002年1月18日，其內(nèi)容以引用的方式并入本文。如果亞閾斜率劣化至即使柵極電壓低于單元閾時單元仍然導(dǎo)通的程度，那么所述有缺陷的單元可導(dǎo)致破壞所存儲的數(shù)據(jù)。此顯著減小讀取邊界并且如果讀取條件變化，就使單元易于“轉(zhuǎn)換位”，且由于某些單元從編程狀態(tài)偏移為擦除狀態(tài)而使存儲器在循環(huán)后故障時，通?？煽吹酱爽F(xiàn)象。本發(fā)明提出用于確定存儲器的有缺陷元件的若干實施例。可在測試時在一新的存儲器上執(zhí)行所述不同方法，或在存儲器已操作之后執(zhí)行所述方法。由所述方法獲得的信息隨后可用于在單元級和更大結(jié)構(gòu)(例如擦除或編程的單位)級兩者上標(biāo)出存儲器的有缺陷的部分，或者，如果在測試時執(zhí)行所述方法，如果發(fā)現(xiàn)過多數(shù)目的有缺陷元件，那么可以確定整個芯片是有缺陷的。所有方法通過查看在不同于所述元件受編程而達(dá)到的狀態(tài)的程序校驗條件的條件下元件的偏壓特性來測試元件。第一組實施例通過查看低控制柵極電壓下的電流量來查看經(jīng)受循環(huán)的單元的亞閾特性，第二組實施例查看單元在增加的閾電壓下的跨導(dǎo)，第三組實施例查看響應(yīng)于源極/漏極電壓電平變化的閾電壓的偏移。參看圖6說明所述第一方法，其使用以下事實，S卩，在循環(huán)后，即使在低于閾電壓的柵極電壓下，降級單元仍然具有顯著的傳導(dǎo)性。所述方法通過多次(比如約IO4次)循環(huán)存儲器而開始，且隨后將所有存儲器單元編程至一高閾狀態(tài)。由于執(zhí)行所述程序擦除循環(huán)不是為了存儲數(shù)據(jù)，所以其不需要包含校驗過程，且因此，與所述程序擦除循環(huán)實際存儲數(shù)據(jù)時相比，在循環(huán)為測試過程的一部分時，可更快地執(zhí)行所述程序擦除循環(huán)。在此情況下， 所述大數(shù)目的程序擦除循環(huán)只需適當(dāng)好地模擬該大數(shù)目的循環(huán)在存儲元件上的效果。相反，在正常操作時期后測試裝置時，所述循環(huán)將自然發(fā)生。在兩種情況下，實際測試裝置時， 將所選擇存儲元件編程至對應(yīng)于校驗條件的閾狀態(tài)，其中不同曲線在I1J1處交叉。雖然新的單元的曲線(601，60；3)在低于V1時顯著不同，但此差異在循環(huán)后變得更明顯(605，607)。在將單元循環(huán)和編程至高閾電壓狀態(tài)之后，隨后降低柵極電壓并讀取單元。為識別降級單元，可增加感測時間。如果發(fā)現(xiàn)單元在此降低的的柵極電壓下可導(dǎo)通，那么將所述單元識別為具有較差的亞閾斜率的單元，且不再用于數(shù)據(jù)存儲。良好性能的單元在這些條件下將具有最小的傳導(dǎo)性。例如，在圖6的數(shù)據(jù)的情況下，在循環(huán)后將降級的和正常的單元都編程至一閾電壓義。如果現(xiàn)在在Vcg= 0伏特的柵極電壓下讀取單元，那么正常單元將不傳導(dǎo)任何明顯的電流。然而，降級單元仍將傳導(dǎo)比Γ大的電流，比如幾個毫微安。例如，如果將偵測閾設(shè)定為InA，那么可容易識別降級單元?？蓪蓽y閾設(shè)定為預(yù)定值，例如使用一可設(shè)定的參數(shù)。(對于此實施例和其它實施例，雖然根據(jù)測量響應(yīng)于一組所施加的偏壓電壓的電流來描述感測過程，但也可能使用其它感測方法，其中測量除電流之外的某其它參數(shù)(電壓、時間、頻率等)，但所述其它參數(shù)應(yīng)能指示單元的I-V曲線。)此方法和以下論述的其它方法，在測試新的芯片時或在其運行一段時間后，在一單元級或以存儲器的更大邏輯或物理單位來執(zhí)行。例如在測試期間，通過某種選擇過程或隨機(jī)地選擇存儲器的若干區(qū)段或編程單位，并檢查所述區(qū)段或編程單位?；蛘?，可檢查全部存儲器，可以使用循環(huán)也可不使用循環(huán)。如果壞區(qū)域的數(shù)目較小，那么可以邏輯上重新映射所述壞區(qū)域；然而，由于存儲器的壞的部分常由于處理或其它問題而趨于出現(xiàn)在電路小片的延伸區(qū)域，所以壞區(qū)域錯誤可群集化且拒收整個電路小片可能更好。如果在操作存儲器期間替代執(zhí)行測試，那么其可響應(yīng)若干操作、一定量的操作時間、主機(jī)或存儲器中隨機(jī)數(shù)目的事件，響應(yīng)錯誤校正碼(ECC)結(jié)果、編程或擦除困難或存儲器內(nèi)數(shù)據(jù)的周期性移動。由此方式，可通過與擦洗或更新過程相同的機(jī)制，或可能結(jié)合擦洗或更新過程來觸發(fā)測試，美國專利號5，532，962與6，151，246中說明所述擦洗或更新過程和ECC方法，所述專利以引用的方式并入本文。例如，隨機(jī)數(shù)目的事件(主機(jī)或存儲器事件)之后，為確定存儲器困難， 可檢查任意組塊，以避免因存儲器困難發(fā)展過度而引起數(shù)據(jù)丟失。本發(fā)明之第一實施例通過查看單元在低于其校驗電壓的柵極電壓下的電流電平來查看亞閾區(qū)域，第二實施例查看存儲元件在增加的柵極電壓下的降級跨導(dǎo)。圖1再次顯示一正常單元的I-V曲線對一降級單元的I-V曲線，其中將所述兩單元編程為在點V1U1處進(jìn)行校驗。如實心菱形曲線所示，降級存儲元件的電流傳導(dǎo)能力減小，換句話說，其跨導(dǎo)已降級。如果單元處于此狀態(tài)，那么通過在高的柵極電壓下感測并將偵測閾設(shè)定為相對大的電流，可區(qū)分正常單元和降級單元。例如在圖1的數(shù)據(jù)的情況中，如果在V'(至少比義大一些，例如V' D的柵極電壓下讀取單元，那么對于壞的單元，降低的的跨導(dǎo)(較差的 gm)將引起降低很多的電流。(應(yīng)再次注意，電流是用對數(shù)標(biāo)度繪制。)如果將偵測閾設(shè)定為值I'(在V'處其位于兩曲線之間)，例如Γ值為數(shù)百毫微安，那么在Vcig = V'的偏壓條件下進(jìn)行讀取時，可區(qū)分降級單元和正常單元。本發(fā)明的前兩個實施例相對于校驗條件而改變控制柵極電壓，在第一實施例中使用較低值，在第二實施例中使用較高值，而第三組實施例主要基于改變存儲元件的源極-漏極區(qū)域處的偏壓電平。在NAND型架構(gòu)中，可通過改變Vread的值而實施上述目的，VMad 是施加于非選擇字線的電壓，例如在圖3中，所選擇元件對應(yīng)于WL_2時非選擇字線為WL_1或WL_3。如以上關(guān)于圖5所描述，正讀取一所選擇元件(WL2上)時，通過施加過驅(qū)動讀取電壓VMad，非選擇元件使其字線(WL_0、WL_1、WL_3)完全開啟。所述實例為正常讀取而使用 Vread = 4. 5V。第三組實施例查看單元的閾電壓相對于源極-漏極區(qū)域的偏壓條件的變化的穩(wěn)定性；對于NAND型與NOR型架構(gòu)兩者，此可通過直接改變位線電平來實施，而對于NAND 型結(jié)構(gòu)，此也可以通過改變的Vrad值來實施。第三組實施例利用降級單元的特性，S卩，在改變讀取條件時，與良好性能的單元相比，降級單元將顯示閾電壓Vth的較大偏移。例如，圖7顯示對于不同讀取電壓，降級單元和良好性能單元的I-V曲線空心方形(707)和空心菱形(705)分別對應(yīng)于使用標(biāo)準(zhǔn)Vread值的典型的好與壞的單元，而黑色方形(703)和黑色菱形(701)分別對應(yīng)于使用升高的Vread 值的典型的好與壞的單元。(同樣在此實例中，讀取電壓Vread表示測量一特定單元的閾電壓時施加在NAND串中的其它單元上的過驅(qū)動電壓。)良好性能的單元關(guān)于讀取電壓的偏移顯示Vth的相對較小的偏移753 ；然而對降級單元的影響要明顯得多，如較大的偏移751所示。此效應(yīng)可用于識別降級單元，此是通過在不同源極/漏極偏壓條件下讀取單元，并確定單元的閾電壓是產(chǎn)生較大偏移還是相對穩(wěn)定。雖然可以在一單元級上實施第三實施例的方法，但其也可在一塊(或其它結(jié)構(gòu)) 級上實施。在此情況下，可將所述塊作為整體來查看降級的效果。雖然此對于第一和第二組實施例也是正確的，但其對于第三實施例尤其實用。圖8顯示兩群單元的閾分布，其中相對于特定閾值Vth繪制出所述特定閾Vth的計數(shù)的對數(shù)。所述群優(yōu)選地基于存儲器的物理結(jié)構(gòu)，例如塊或物理區(qū)段，此是由于有缺陷的單元趨于物理地群集(此是由于處理或其它缺陷)，但所述技術(shù)也可應(yīng)用于用其它方法選擇的群。在此實例中，所述群為兩個塊，一個僅含有良好性能的單元(Blk A)，另一塊具有一些降級單元(Blk B)。實心方形(801)和實心菱形(805)分別給出塊A與塊B在V,ead的標(biāo)準(zhǔn)值下的閾值的分布。在兩種情況下，雖然壞的單元的分布805稍微分散一些，但分布都集中在值P附近且相當(dāng)緊湊。減小存儲元件的源極-漏極處的偏壓電平(例如通過降低一 NAND串的非選擇元件的值)會引起分布的偏移。此將對應(yīng)于圖7中所示的每一個別單元的相同種類的偏移。由空心方形(803)的曲線所示的塊A的偏移對于較高的Vth值顯示較小的偏移。分布 803持續(xù)保持相當(dāng)緊湊。減小讀取電壓導(dǎo)致具有降級單元的塊的Vth分布中顯示更明顯的偏移，如空心菱形(807)所示。除了分布的中心的偏移，在分布807的高閾端顯示一大的尾跡，相對于好的塊A(在兩種偏壓條件下)與在標(biāo)準(zhǔn)Vread值下的塊B自身(805)，所述尾跡導(dǎo)致截然不同的輪廓。隨后可從活動存儲器中識別并移除所述塊以防止破壞數(shù)據(jù)。可基于塊的輪廓(即尾跡的發(fā)展)進(jìn)行識別，此是通過比較塊輪廓的改變與一固定量的偏移，或比較塊輪廓與其它群(例如塊A)中的相對量的偏移。例如可以引入截止值，如圖8中所示之V。ut。ff。選擇V。ut。ff，使其與P間隔足夠遠(yuǎn)，從而無論偏壓條件如何變化，都使良好性能的單元的全部分布都處于小于V。ut。ff的位置，而具有缺陷的塊中的壞的單元引起延伸超過此截止值的尾跡。
可基于關(guān)于一般分布的知識，以確定高于P的邊界，在所述邊界處設(shè)定v。ut。ff。與先前的實例相同，可在測試期間或稍后在裝置運行中時執(zhí)行關(guān)于圖8而說明的過程。與其它技術(shù)相同，在測試期間使用關(guān)于圖8而說明的方法時，在確定存儲器的質(zhì)量所依據(jù)的分布之前，可使存儲器(或受測試的部分)進(jìn)行若干程序擦除循環(huán)。當(dāng)存儲器已運行后執(zhí)行所述處理時，存儲器芯片上的控制器或外圍電路可執(zhí)行所述處理。例如，控制器可使用基于可設(shè)定參數(shù)的實施而執(zhí)行比較，以確定尾跡是否超過所允許的限制。如以上所述，本發(fā)明的技術(shù)不僅可應(yīng)用于具有NOR或NAND架構(gòu)的閃存，而且也可用于具有其它形式的存儲元件和架構(gòu)的存儲器。在使用包含一晶體管的存儲元件(例如電介質(zhì)存儲器單元)的非易失存儲器中所述技術(shù)是尤其有利的，其中儲存于所述存儲元件中的數(shù)據(jù)狀態(tài)是基于所述晶體管的電流-電壓特征，在標(biāo)題為“Multi-Mate Non-Volatile Integrated Circuit Memory Systems That Employ Dielectric Storage Elements，，的美國專利申請案中描述所述電介質(zhì)存儲器單元的實例，所述專利由Eliyahou Harari,George Samachisa、Jack H. Yuan 與 Daniel C. Guterman 申請于 2002 年 10 月 25 日，其內(nèi)容以引用的方式并入本文。雖然已結(jié)合特定實施例描述本發(fā)明的不同方面，但應(yīng)了解，在附加權(quán)利要求的全部范疇內(nèi)保護(hù)本發(fā)明。
權(quán)利要求
1.一種用于確定包含多個存儲元件的一非易失存儲器中的有缺陷存儲元件的方法，其中所述元件的數(shù)據(jù)狀態(tài)是所述元件的電流-電壓特征的一函數(shù)，所述方法包含將所述存儲元件的一第一個編程為一狀態(tài)，其中由響應(yīng)一第一組偏壓條件的施加而流過所述存儲元件的一第一電流電平確定所述狀態(tài)；施加一與所述第一組偏壓條件不同的第二組偏壓條件至所述第一存儲元件； 確定一參數(shù)，所述參數(shù)可指示響應(yīng)于所述第二組偏壓條件的施加而流過所述第一存儲元件的所述電流電平；和基于所述參數(shù)的值確定所述第一存儲元件是否是有缺陷的。
2.根據(jù)權(quán)利要求1所述的方法，其中所述第二組偏壓條件包含低于所述第一組偏壓條件中的所述控制柵極電壓的一控制柵極電壓，且所述確定所述第一存儲元件是否是有缺陷的包含確定響應(yīng)于所述第二組偏壓條件的施加的流過所述第一存儲元件的所述電流電平是否高于一第一電流電平。
3.根據(jù)權(quán)利要求2所述的方法，進(jìn)一步包含在對所述第一存儲元件進(jìn)行編程之前，使所述第一存儲元件經(jīng)受一定數(shù)目的程序擦除循環(huán)。
4.根據(jù)權(quán)利要求3所述的方法，其中程序擦除循環(huán)的所述數(shù)目大于一千。
5.根據(jù)權(quán)利要求3所述的方法，其中所述方法是作為所述存儲器的一初始測試的部分而執(zhí)行。
6.根據(jù)權(quán)利要求2所述的方法，其中所述第二組偏壓條件的所述控制柵極電壓大約為零伏特。
7.根據(jù)權(quán)利要求1所述的方法，其中所述第二組偏壓條件包含高于所述第一組偏壓條件中的所述控制柵極電壓的一控制柵極電壓，且所述確定所述第一存儲元件是否是有缺陷的包含確定響應(yīng)于所述第二組偏壓條件的施加而流過所述第一存儲元件的所述電流電平是否低于一第一電流電平。
8.根據(jù)權(quán)利要求7所述的方法，其中所述第二組偏壓條件的所述控制柵極電壓大約是所述第一組偏壓條件中的所述控制柵極電壓的兩倍。
9.根據(jù)權(quán)利要求1所述的方法，其中所述第二組偏壓條件包含一源極-漏極區(qū)域電壓， 所述源極-漏極區(qū)域電壓不同于所述第一組偏壓條件中的一源極-漏極區(qū)域電壓。
10.根據(jù)權(quán)利要求9所述的方法，其中所述確定所述第一存儲元件是否是有缺陷的包含確定獲得與響應(yīng)于所述第一組偏壓條件的施加而流過所述第一存儲元件的電流電平相同的一電流電平所需的控制柵極電壓的改變。
11.根據(jù)權(quán)利要求10所述的方法，其中所述確定所述第一存儲元件是否是有缺陷的包含與一固定標(biāo)準(zhǔn)比較控制柵極電壓的改變。
12.根據(jù)權(quán)利要求9所述的方法，其中存儲器具有一NAND型架構(gòu)，且所述第一存儲元件的所述源極-漏極區(qū)域處的電壓與所述第一存儲元件所在的所述相同的NAND串中的所述其它存儲元件中的一個或一個以上的所述控制柵極電壓相關(guān)。
13.根據(jù)權(quán)利要求1所述的方法，其中所述方法是作為所述存儲器的一初始測試的部分而執(zhí)行。
14.根據(jù)權(quán)利要求1所述的方法，其中所述方法是在所述存儲器的所述操作之后執(zhí)行。
15.根據(jù)權(quán)利要求1所述的方法，其中響應(yīng)于一錯誤校正碼(ECC)響應(yīng)而執(zhí)行所述方法。
16.根據(jù)權(quán)利要求1所述的方法，其中響應(yīng)于所執(zhí)行操作的所述數(shù)目而執(zhí)行所述方法。
17.根據(jù)權(quán)利要求1所述的方法，其中隨機(jī)地選擇所述第一存儲元件。
18.根據(jù)權(quán)利要求1所述的方法，進(jìn)一步包含響應(yīng)于所述確定所述第一存儲元件是否是有缺陷的，邏輯地重新映射所述第一存儲元件。
19.一種存儲器系統(tǒng)電路，其包含 一非易失半導(dǎo)體存儲器單元；可連接至所述存儲器單元的編程電路； 可連接至所述存儲器單元的偏壓電路； 可連接至所述存儲器單元的感測電路；和可連接至所述編程電路的一控制單元，由此可將所述存儲器單元編程為一數(shù)據(jù)狀態(tài)， 而對于所述偏壓與感測電路，由此可校驗所述存儲器單元的所述數(shù)據(jù)狀態(tài)，且由此可確定響應(yīng)于所施加的一組偏壓條件而流過先前已校驗的一存儲器單元的一電流，且響應(yīng)于如此確定的一非預(yù)期的電流，將所述先前已校驗的存儲器單元識別為有缺陷的。
20.根據(jù)權(quán)利要求19所述的存儲器系統(tǒng)電路，其中所述存儲器單元包含多個串聯(lián)連接的存儲器晶體管，所述存儲器晶體管的每一個都包含一浮動?xùn)艠O和一控制柵極，且其中選擇所述存儲器晶體管的一給定一者進(jìn)行編程、校驗，隨后偏壓，以確定所述選定的晶體管是否是有缺陷的。
21.根據(jù)權(quán)利要求20所述的存儲器，其中未選定的存儲器晶體管的所述控制柵極具有一第一電壓和不同于所述第一電壓的一第二電壓，其中在校驗所述選定的存儲器晶體管時施加所述第一電壓，在隨后偏壓所述選定的存儲器晶體管時施加所述第二電壓，以確定所述選定的存儲器晶體管是否是有缺陷的。
全文摘要
本發(fā)明涉及識別具有較差的亞閾斜率或較弱的跨導(dǎo)的非易失存儲器元件的方法。本發(fā)明提出用于對具有較差的亞閾斜率與降低的跨導(dǎo)的單元進(jìn)行識別的若干方法。第一組技術(shù)集中于降級的存儲元件的較差的亞閾特性，其通過使單元循環(huán)，隨后將所述單元編程為高于接地狀態(tài)的一狀態(tài)，隨后用低于此狀態(tài)的閾電壓的一控制柵極電壓讀取所述單元，以檢驗所述單元是否仍導(dǎo)通。第二組實施例集中于較弱的跨導(dǎo)特性，其是通過用超過所述閾電壓很多的一控制柵極電壓讀取已編程的單元。第三組實施例改變所述存儲元件的源極-漏極區(qū)域處的電壓電平。在偏壓條件的此偏移下，好的存儲元件的電流-電壓曲線是相對穩(wěn)定的，而降級的元件則顯示一較大的偏移。所述偏移量可用于區(qū)分好的元件與壞的元件。
文檔編號G11C29/50GK102354531SQ20111020441
公開日2012年2月15日 申請日期2004年9月16日 優(yōu)先權(quán)日2003年9月17日
發(fā)明者李彥, 杰弗里·盧策, 田中友治, 金箱一德, 陳建 申請人:株式會社東芝, 桑迪士克股份有限公司