軌對軌運算放大電路及adc轉(zhuǎn)換器、dcdc變換器和功率放大器的制造方法
【專利摘要】本發(fā)明涉及一種軌對軌運算放大電路及ADC轉(zhuǎn)換器、DCDC變換器和功率放大器。該運算放大器電路包括第一輸入端Vn、第二輸入端Vp、輸出端Vout、電源端VDD及接地端GND，其中，還包括互補差分輸入級電路21和推挽輸出級電路23。本發(fā)明實施例，采用互補差分輸入級電路和推挽輸出級電路組成的軌對軌運算放大電路可以工作在1V左右的電源電壓下，相比于傳統(tǒng)的軌對軌運算放大電路來說，不僅可以在更低的電源電壓下工作，而且降低了電路的整體功耗。
【專利說明】
軌對軌運算放大電路及ADC轉(zhuǎn)換器、DCDC變換器和功率放大器
技術領域
[0001] 本發(fā)明設及模擬集成電路技術領域，特別設及一種軌對軌運算放大電路及ADC轉(zhuǎn) 換器、DCDC變換器和功率放大器。
【背景技術】
[0002] 運算放大器電路是一個非常重要的單元電路模塊，被廣泛的應用于模擬、混合集 成電路設計領域，如:ADC轉(zhuǎn)換器、DCDC變換器W及功率放大器等電路系統(tǒng)中，是整個模擬集 成電路的核屯、，其作用是放大輸入的小信號。
[0003] 請參見圖1，圖1為現(xiàn)有技術的軌對軌運算放大電路的電路結構示意圖。傳統(tǒng)的該 軌對軌運算放大電路10作為緩沖級時主要有2個缺點：（1)互補差分輸入級的總跨導隨著輸 入共模電壓的變化而變化;（2)雖然可實現(xiàn)軌對軌的輸入電壓范圍，但是限制了電路的最低 電源電壓。
[0004] 基于此，隨著工藝尺寸和電源電壓的不斷減小，較高的電源電壓嚴重的抑制了軌 道軌運算放大器的使用。因此，必須采用新的設計技術和結構來實現(xiàn)具有大輸入擺幅的超 低壓運算放大器，W提高電路性能和應用范圍。

【發(fā)明內(nèi)容】

[0005] 因此，為解決現(xiàn)有技術存在的技術缺陷和不足，本發(fā)明提出一種軌對軌運算放大 電路及ADC轉(zhuǎn)換器、DCDC變換器和功率放大器。
[0006] 具體地，本發(fā)明一個實施例提出的一種軌對軌運算放大電路，包括第一輸入端化、 第二輸入端化、輸出端Vout、電源端VDD及接地端GND，其中，還包括互補差分輸入級電路21 和推挽輸出級電路23; 所述互補差分輸入級電路21包括第一子輸出端Voutl、第二子輸出端Vout2、第一正壓 開關MN1、第五正壓開關MN5、第六正壓開關MN6、第一負壓開關MP1、第二負壓開關MP2、第Ξ 負壓開關MP3、第六負壓開關MP6、第屯負壓開關MP7、第九負壓開關MP9及第十負壓開關 MP10； 其中，所述第一正壓開關MN1的控制端電連接至所述第Ξ負壓開關MP3的第二端，第一 端電連接至所述接地端GND且第二端電連接至所述第一子輸出端Voutl; 所述第五正壓開關MN5的控制端電連接至所述第一輸入端Vn，第一端電連接至所述接 地端GND且第二端電連接至所述第屯負壓開關MP7的第二端； 所述第六正壓開關MN6的控制端電連接至所述第二輸入端化，第一端電連接至所述接 地端GND且第二端電連接至所述第二負壓開關MP2的第二端； 所述第一負壓開關MP1的控制端和第二端均電連接至所述第一子輸出端Voutl且第一 端電連接至所述電源端V孤； 所述第二負壓開關MP2的控制端電連接至所述第六正壓開關MN6的第二端且第一端電 連接至所述電源端V孤； 所述第Ξ負壓開關MP3的控制端電連接至所述第二負壓開關MP2的控制端且第一端電 連接至所述電源端V孤； 所述第六負壓開關ΜΡ6的控制端電連接至所述第五正壓開關ΜΝ5的第二端，第一端電連 接至所述電源端VDD且第二端電連接至所述第二子輸出端Vout2; 所述第屯負壓開關MP7的控制端電連接至所述第五正壓開關MN5的第二端且第一端電 連接至所述電源端V孤； 所述第九負壓開關MP9的控制端電連接至所述第一輸入端Vn，第一端電連接至所述電 源端VDD且第二端電連接至所述第Ξ負壓開關MP3的第二端； 所述第十負壓開關MP10的控制端電連接至所述第二輸入端化，第一端電連接至所述電 源端VDD且第二端電連接至所述第二子輸出端Vout 2; 所述推挽輸出級電路23包括第八負壓開關MP8和第十正壓開關MN10;其中，所述第八負 壓開關MP8的控制端電連接至所述第一子輸出端Voutl，第一端電連接至所述電源端VDD且 第二端電連接至所述輸出端Vout;所述第十正壓開關MN10的控制端電連接至所述第二子輸 出端Vout2，第一端電連接至所述接地端GND且第二端電連接至所述輸出端Vout。
[0007]在本發(fā)明的一個實施例中，所述互補差分輸入級電路21還包括第二正壓開關MN2、 第Ξ正壓開關MN3、第八正壓開關MN8及第九正壓開關MN9; 其中，所述第二正壓開關MN2的控制端電連接至所述第Ξ負壓開關MP3的第二端，第一 端電連接至所述接地端GND且第二端電連接至所述第六正壓開關MN6的第二端； 所述第Ξ正壓開關MN3的控制端和第二端均電連接至所述第Ξ負壓開關MP3的第二端 且第一端電連接至所述接地端GND; 所述第八正壓開關MN8的控制端和第二端均電連接至所述第二子輸出端Vout2且第一 端電連接至所述接地端GND; 所述第九正壓開關MN9的控制端電連接至所述第二子輸出端Vout2,第一端電連接至所 述接地端GND且第二端電連接至所述第屯負壓開關MP7的第二端。
[000引在本發(fā)明的一個實施例中，所述互補差分輸入級電路21還包括第四正壓開關MN4、 第屯正壓開關MN7、第四負壓開關MP4及第五負壓開關MP5; 其中，所述第四正壓開關MN4的控制端電連接至所述第二子輸出端Vout2,第一端電連 接至所述接地端GND且第二端電連接至所述第九負壓開關MP9的第二端； 所述第屯正壓開關MN7的控制端電連接至所述第九負壓開關MP9的第二端，第一端電連 接至所述接地端GND且第二端電連接至所述第二子輸出端Vout2; 所述第四負壓開關MP4的控制端電連接至所述第屯負壓開關MP7的第二端，第一端電連 接至所述電源端V孤且第二端電連接至所述第六正壓開關MN6的第二端； 所述第五負壓開關MP5的控制端電連接所述第六正壓開關MN6的第二端，第一端電連接 至所述電源端VDD且第二端電連接至所述第屯負壓開關MP7的第二端。
[0009]在本發(fā)明的一個實施例中，所述第一正壓開關MN1、所述第二正壓開關MN2、所述第 Ξ正壓開關MN3、所述第四正壓開關MN4、所述第五正壓開關MN5、所述第六正壓開關MN6、所 述第屯正壓開關MN7、所述第八正壓開關MN8、所述第九正壓開關MN9及所述第十正壓開關 MN10為NM0S晶體管，且其控制端、第一端及第二端分別為所述NM0S晶體管的柵極、源極及漏 極。
[0010] 在本發(fā)明的一個實施例中，所述第一負壓開關MPl、所述第二負壓開關MP2、所述第 Ξ負壓開關MP3、所述第四負壓開關MP4、所述第五負壓開關MP5、所述第六負壓開關MP6、所 述第屯負壓開關MP7、所述第八負壓開關MP8、所述第九負壓開關MP9及所述第十負壓開關 MP10為PM0S晶體管，且其控制端、第一端及第二端分別為所述PM0S晶體管的柵極、源極及漏 極。
[0011] 本發(fā)明另一個實施例提出的一種ADC轉(zhuǎn)換器，包括運算放大電路，其中，所述運算 放大電路為上述任一實施例所述的軌對軌運算放大電路。
[0012] 本發(fā)明再一個實施例提出的一種DCDC變換器，包括運算放大電路，其中，所述運算 放大電路為上述任一實施例所述的軌對軌運算放大電路。
[0013] 本發(fā)明又一個實施例提出的一種功率放大器，包括運算放大電路，其中，所述運算 放大電路為上述任一實施例所述的軌對軌運算放大電路。
[0014] 本發(fā)明實施例，通過采用互補差分輸入級電路和推挽輸出級電路相結合組成的軌 對軌運算放大電路，可W實現(xiàn)工作在IV左右的電源電壓下，相比于傳統(tǒng)的軌對軌運算放大 電路來說，不僅可W在更低的電源電壓下工作，而且降低了電路的整體功耗。另外，通過第 四正壓開關MN4、第屯正壓開關MN7、第四負壓開關MP4及第五負壓開關MP5提供合理的尾電 流來保證總跨導不隨共模電壓的變化而變化，因為在電源電壓和地之間只存在2個晶體管， 運樣就可W降低電源電壓實現(xiàn)超低壓工作。
[0015] 通過W下參考附圖的詳細說明，本發(fā)明的其它方面和特征變得明顯。但是應當知 道，該附圖僅僅為解釋的目的設計，而不是作為本發(fā)明的范圍的限定，運是因為其應當參考 附加的權利要求。還應當知道，除非另外指出，不必要依比例繪制附圖，它們僅僅力圖概念 地說明此處描述的結構和流程。
【附圖說明】
[0016] 下面將結合附圖，對本發(fā)明的【具體實施方式】進行詳細的說明。
[0017] 圖1為現(xiàn)有技術的軌對軌運算放大電路的電路結構示意圖； 圖2為本發(fā)明實施例的一種軌對軌運算放大電路的電路結構示意圖； 圖3為本發(fā)明實施例的一種互補差分輸入級電路的示意圖； 圖4為本發(fā)明實施例的一種推挽輸出級電路的示意圖。
【具體實施方式】
[0018] 為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結合附圖對本發(fā)明 的【具體實施方式】做詳細的說明。
[0019]實施例一 請參見圖2,圖2為本發(fā)明實施例的一種軌對軌運算放大電路的電路結構示意圖。本發(fā) 明的軌對軌運算放大電路可W廣泛地應用于模擬、混合集成電路設計領域，如:ADC轉(zhuǎn)換器、 DCDC變換器W及功率放大器等電路系統(tǒng)中。該軌對軌運算放大電路包括第一輸入端Vn、第 二輸入端化、輸出端Vout、電源端VDD及接地端GND，其中，還包括互補差分輸入級電路21和 推挽輸出級電路23。具體地： 所述互補差分輸入級電路21包括第一子輸出端Voutl、第二子輸出端Vout2、第一正壓 開關MNl、第五正壓開關MN5、第六正壓開關MN6、第一負壓開關MP1、第二負壓開關MP2、第Ξ 負壓開關MP3、第六負壓開關MP6、第屯負壓開關MP7、第九負壓開關MP9及第十負壓開關 MP10； 其中，所述第一正壓開關MN1的控制端電連接至所述第Ξ負壓開關MP3的第二端，第一 端電連接至所述接地端GND且第二端電連接至所述第一子輸出端Voutl; 所述第五正壓開關MN5的控制端電連接至所述第一輸入端Vn，第一端電連接至所述接 地端GND且第二端電連接至所述第屯負壓開關MP7的第二端； 所述第六正壓開關MN6的控制端電連接至所述第二輸入端化，第一端電連接至所述接 地端GND且第二端電連接至所述第二負壓開關MP2的第二端； 所述第一負壓開關MP1的控制端和第二端均電連接至所述第一子輸出端Voutl且第一 端電連接至所述電源端V孤； 所述第二負壓開關MP2的控制端電連接至所述第六正壓開關MN6的第二端且第一端電 連接至所述電源端V孤； 所述第Ξ負壓開關MP3的控制端電連接至所述第二負壓開關MP2的控制端且第一端電 連接至所述電源端V孤； 所述第六負壓開關MP6的控制端電連接至所述第五正壓開關MN5的第二端，第一端電連 接至所述電源端VDD且第二端電連接至所述第二子輸出端Vout2; 所述第屯負壓開關MP7的控制端電連接至所述第五正壓開關MN5的第二端且第一端電 連接至所述電源端V孤； 所述第九負壓開關MP9的控制端電連接至所述第一輸入端Vn，第一端電連接至所述電 源端VDD且第二端電連接至所述第Ξ負壓開關MP3的第二端； 所述第十負壓開關MP10的控制端電連接至所述第二輸入端化，第一端電連接至所述電 源端VDD且第二端電連接至所述第二子輸出端Vout 2; 進一步，所述互補差分輸入級電路21還包括第二正壓開關MN2、第Ξ正壓開關MN3、第八 正壓開關MN8及第九正壓開關MN9; 其中，所述第二正壓開關MN2的控制端電連接至所述第Ξ負壓開關MP3的第二端，第一 端電連接至所述接地端GND且第二端電連接至所述第六正壓開關MN6的第二端； 所述第Ξ正壓開關MN3的控制端和第二端均電連接至所述第Ξ負壓開關MP3的第二端 且第一端電連接至所述接地端GND; 所述第八正壓開關MN8的控制端和第二端均電連接至所述第二子輸出端Vout2且第一 端電連接至所述接地端GND; 所述第九正壓開關MN9的控制端電連接至所述第二子輸出端Vout2,第一端電連接至所 述接地端GND且第二端電連接至所述第屯負壓開關MP7的第二端。
[0020] 進一步，所述互補差分輸入級電路21還包括第四正壓開關MN4、第屯正壓開關MN7、 第四負壓開關MP4及第五負壓開關MP5; 其中，所述第四正壓開關MN4的控制端電連接至所述第二子輸出端Vout2,第一端電連 接至所述接地端GND且第二端電連接至所述第九負壓開關MP9的第二端； 所述第屯正壓開關MN7的控制端電連接至所述第九負壓開關MP9的第二端，第一端電連 接至所述接地端GND且第二端電連接至所述第二子輸出端Vout2; 所述第四負壓開關MP4的控制端電連接至所述第屯負壓開關MP7的第二端，第一端電連 接至所述電源端V孤且第二端電連接至所述第六正壓開關MN6的第二端； 所述第五負壓開關MP5的控制端電連接所述第六正壓開關MN6的第二端，第一端電連接 至所述電源端VDD且第二端電連接至所述第屯負壓開關MP7的第二端。
[0021] 另外，所述推挽輸出級電路23包括第八負壓開關MP8和第十正壓開關MN10;其中， 所述第八負壓開關MP8的控制端電連接至所述第一子輸出端Voutl，第一端電連接至所述電 源端VDD且第二端電連接至所述輸出端Vout;所述第十正壓開關MN10的控制端電連接至所 述第二子輸出端V〇ut2,第一端電連接至所述接地端GND且第二端電連接至所述輸出端 Vouto
[0022] 上述實施例中，所述第一正壓開關MN1、所述第二正壓開關MN2、所述第Ξ正壓開關 MN3、所述第四正壓開關MN4、所述第五正壓開關MN5、所述第六正壓開關MN6、所述第屯正壓 開關MN7、所述第八正壓開關MN8、所述第九正壓開關MN9及所述第十正壓開關MN10為NM0S晶 體管，且其控制端、第一端及第二端分別為所述NM0S晶體管的柵極、源極及漏極。
[0023] 上述實施例中，所述第一負壓開關MP1、所述第二負壓開關MP2、所述第Ξ負壓開關 MP3、所述第四負壓開關MP4、所述第五負壓開關MP5、所述第六負壓開關MP6、所述第屯負壓 開關MP7、所述第八負壓開關MP8、所述第九負壓開關MP9及所述第十負壓開關MP10為PM0S晶 體管，且其控制端、第一端及第二端分別為所述PM0S晶體管的柵極、源極及漏極。
[0024] 另外，本發(fā)明還提供一種ADC轉(zhuǎn)換器，包括運算放大電路，該運算放大電路可W為 上述實施例中的軌對軌運算放大電路。
[0025] 本發(fā)明還提供一種DCDC變換器，包括運算放大電路，該運算放大電路也可W為上 述實施例中的軌對軌運算放大電路。
[0026] 本發(fā)明還提供一種功率放大器，包括運算放大電路，該運算放大電路也可W為上 述實施例中的軌對軌運算放大電路。
[0027] 本發(fā)明實施例，采用互補差分輸入級電路和推挽輸出級電路組成的軌對軌運算放 大電路可W工作在IV左右的電源電壓下，相比于傳統(tǒng)的軌對軌運算放大電路來說，不僅可 W在更低的電源電壓下工作，而且降低了電路的整體功耗。另外，通過第四正壓開關MN4、第 屯正壓開關MN7、第四負壓開關MP4及第五負壓開關MP5提供合理的尾電流來保證總跨導不 隨共模電壓的變化而變化，因為在電源電壓和地之間只存在2個晶體管，運樣就可W降低電 源電壓實現(xiàn)超低壓工作。
[002引實施例二 本實施例在上述實施例的基礎上，對本發(fā)明的軌對軌運算放大電路進行詳細描述。請 一并參見圖3和圖4,圖3為本發(fā)明實施例的一種互補差分輸入級電路的示意圖；圖4為本發(fā) 明實施例的一種推挽輸出級電路的示意圖。該軌對軌運算放大電路具體包括互補差分輸入 級電路和推挽輸出級電路。
[0029] 該互補差分輸入級電路主要由麗1、麗2、麗3、MN4、麗5、麗6、麗7、MN8、MN9九個NM0S 晶體管和MP1、MP2、MP3、MP4、MP5、MP6、MP7、MP9、MP10 九個PM0S 晶體管組成： 麗1的柵端與麗2的柵端、麗3的柵端、麗3的漏端、MP 3的漏端、MN4的漏端、MP 9的漏端、 麗7的柵端相連，麗1的源端與地相連，麗1的漏端與MP1的漏端、MP1的柵端、MP8的柵端相連； 麗2的柵端與麗1的柵端、麗3的柵端、麗3的漏端、MP3的漏端、MN4的漏端、MP9的漏端、 麗7的柵端相連，麗2的源端與地相連，麗2的漏端與MP2漏端、MP2的柵端、MP3的柵端、MP4的 漏端、MP5的柵端、MN6的漏端相連； 麗3的柵端與麗1的柵端、麗2的柵端、麗3的漏端、MP 3的漏端、MN4的漏端、MP 9的漏端、 麗7的柵端相連，麗3的源端與地相連，麗3的漏端與麗1的柵端、麗2的柵端、麗3的柵端、MP3 的漏端、MN4的漏端、MP9的漏端、麗7的柵端相連； MN4的柵端與麗7的漏端、MP10的漏端、麗8的漏端、麗8的柵端、麗9的柵端、MP6的漏端、 麗10的柵端，MN4的源端與地相連，麗4的漏端與麗1的柵端、麗2的柵端、麗3的柵端、麗3的漏 端、MP3的漏端、MP9的漏端、麗7的柵端相連； 麗5的源端與地相連，MN5的漏端與MP4的柵端、MP5的漏端、MP7的柵端、MP7的漏端、MP6 的柵端、MN9的漏端相連； MN6的源端地相連，麗6的漏端與MP4的漏端、MP5的柵端、MP2的漏端、MP2的柵端、MP3的 柵端、麗2的漏端相連； 麗7的柵端與麗1的柵端、麗2的柵端、麗3的柵端、麗3的漏端、MP3的漏端、麗4的漏端、 MP9的漏端相連，麗7的源端與地相連，麗7的漏端與MN4的柵端、MP10的漏端、MN8的柵端、麗8 的漏端、MN9的柵端、MP6的漏端、麗10的柵端相連； 麗8的柵端與麗4的柵端、麗7的漏端、MP10的漏端、MN8的漏端、MN9的柵端、麗10的柵端、 MP6的漏端相連，麗8的源端與地相連，MN8的漏端與MN4的柵端、麗7的漏端、MP10的漏端、麗8 的柵端、MN9的柵端、麗10的柵端、MP6的漏端相連； MN9的柵端與麗4的柵端、麗7的漏端、MP10的漏端、MN8的漏端、MN8的柵端、麗10的柵端、 MP6的漏端相連，麗9的源端與地相連，麗9的漏端與麗5的漏端、MP4的柵端、MP5的漏端、MP6 的柵端、MP7的柵端、MP7的漏端相連； MP1的柵端與麗1的漏端、MP1的漏端、MP8的柵端相連，MP1的源端與電源電壓相連，MP1 的漏端與麗1的漏端、MP1的柵端、MP8的柵端相連； MP2的柵端與麗2的漏端、MP2的漏端、MP3的柵端、麗6的漏端、MP4的漏端、MP5的柵端相 連，MP2的源端與電源電壓相連，MP2的漏端與MN2的漏端、MP2的柵端、MP3的柵端、MN6的漏 端、MP4的漏端、MP5的柵端相連； MP3的柵端與MP2的柵端、MP2的漏端、麗2的漏端、MN6的漏端、MP4的漏端、MP5的柵端相 連，MP3的源端與電源電壓相連，MP3的漏端與MN1的柵端、MN2的柵端、MN3的柵端、MN3的漏 端、MN4的漏端、MP9的漏端、MN7的柵端相連； MP4的柵端與麗5的漏端、MP5的漏端、MP6的柵端、MP7的柵端、MP7的漏端、麗9的漏端相 連，MP4的源端與電源電壓相連，MP4的漏端與MP2的柵端、MP2的漏端、MP3的柵端、MN2的漏 端、MP5的柵端、MN6的漏端相連； MP5的柵端與MP2的柵端、MP2的漏端、MP3的柵端、麗2的漏端、MP4的漏端、麗6的漏端相 連，MP5的源端與電源電壓相連，MP5的漏端與MP4的柵端、MN5的漏端、MP6的柵端、MP7的柵 端、MP7的漏端、MN9的漏端相連； MP6的柵端與MP7的柵端、MP7的漏端、MP4的柵端、MP5的漏端、麗5的漏端、麗9的漏端相 連，MP6的源端與電源電壓相連，MP6的漏端與麗4的柵端、麗7的漏端、MP10的漏端、麗8的漏 端、MN8的柵端、MN9的柵端、MN10的柵端相連； MP7的柵端與MP6的柵端、MP7的漏端、MP4的柵端、MP5的漏端、麗5的漏端、麗9的漏端相 連，MP7的源端與電源電壓相連，MP7的漏端與MP6的柵端、MP7的柵端、MP4的柵端、MP5的漏 端、麗5的漏端、MN9的漏端相連； 所述MP9、麗5的柵端均連接到輸入端化，MP10、MN6的柵端均連接到輸入端化； 所述麗1、麗2、麗3、麗4、麗5、麗6、麗7、麗8、麗9的襯底均與地相連； 所述 1?1、]\^2、]\^3、]\^4、]\^5、]\^6、]\^7、]\^9、]\^10的襯底均與電源電壓相連； 該推挽輸出級電路主要由一個NMOS晶體管MN10和一個PMOS晶體管MP8組成： 麗10的柵端與MN4的柵端、麗7的漏端、MP10的漏端、MN8的漏端、MN8的柵端、麗9的柵端、 MP6的漏端相連，MN10的源端與地相連，MN10的漏端與MP8的漏端相連； MP8的柵端與麗1的漏端、MP1的漏端、MP1的柵端相連，MP8的源端與電源電壓相連，MP8 的漏端與MN10的漏端相連； 所述MN10的襯底與地相連;所述MP8的襯底與電源電壓相連。
[0030] 本發(fā)明的工作原理為： 當輸入為高電平，即化、化接高電平時，差分輸入對MN5、MN6開始工作，此時MP9、MP10關 斷?；说男⌒盘柾ㄟ^麗5放大傳到B結點，然后信號由B結點在通過MP7、MP6構成的電流鏡 傳到MN10的柵端，信號在通過MN10放大到輸出Vout。同理，化端的小信號通過MN6放大傳到A 結點，然后信號由A結點在通過MP2、MP3構成的電流鏡傳到麗1的柵端，信號在通過MN1、MP1、 MP8支路放大到輸出Vout。兩條支路同時進行放大，可W將增益提高一倍，功耗降低一半。
[0031] 當輸入為低電平，即Vn、化接低電平時，差分輸入對MP9、MP10開始工作，此時MN5、 MN6關斷。化端的小信號通過MP9放大到C結點，然后通過MN1、MP1、MP8支路放大到輸出Vout。 化端的小信號通過MP10放大到D結點，再通過MN10放大到輸出Vout。兩條支路仍然同時進行 放大，可W將增益提高一倍，功耗降低一半。
[0032] 當輸入電平在^附近時，兩組差分對同時工作，W上兩種信號通路都存在。
[0033] 在電路中MP2、MP3電流鏡，MP6、MP7電流鏡都進行了信號的處理，交叉禪合的MN4管 和MN7管作為MP9、MP10差分對的負載使用。差分輸入級具有對稱性，更有利于電路的實現(xiàn)。
[0034] 綜上所述，本文中應用了具體個例對本發(fā)明軌對軌運算放大電路及ADC轉(zhuǎn)換器、 DCDC變換器和功率放大器的原理及實施方式進行了闡述，W上實施例的說明只是用于幫助 理解本發(fā)明的方法及其核屯、思想；同時，對于本領域的一般技術人員，依據(jù)本發(fā)明的思想， 在【具體實施方式】及應用范圍上均會有改變之處，綜上所述，本說明書內(nèi)容不應理解為對本 發(fā)明的限制，本發(fā)明的保護范圍應W所附的權利要求為準。
【主權項】
1. 一種軌對軌運算放大電路，包括第一輸入端(Vn)、第二輸入端(Vp)、輸出端(Vout)、 電源端(VDD)及接地端(GND)，其特征在于，還包括互補差分輸入級電路(21)和推挽輸出級 電路(23);其中， 所述互補差分輸入級電路(21)包括第一子輸出端(Voutl)、第二子輸出端(Vout2)、第 一正壓開關(MN1)、第五正壓開關(MN5)、第六正壓開關(MN6)、第一負壓開關(MP1)、第二負 壓開關(MP2)、第三負壓開關(MP3)、第六負壓開關(MP6)、第七負壓開關(MP7)、第九負壓開 關(MP9)及第十負壓開關(MP10); 其中，所述第一正壓開關(MN1)的控制端電連接至所述第三負壓開關(MP3)的第二端， 第一端電連接至所述接地端(GND)且第二端電連接至所述第一子輸出端(Voutl); 所述第五正壓開關(MN5)的控制端電連接至所述第一輸入端(Vn)，第一端電連接至所 述接地端(GND)且第二端電連接至所述第七負壓開關(MP7)的第二端； 所述第六正壓開關(MN6)的控制端電連接至所述第二輸入端(Vp)，第一端電連接至所 述接地端(GND)且第二端電連接至所述第二負壓開關(MP2)的第二端； 所述第一負壓開關(MP1)的控制端和第二端均電連接至所述第一子輸出端(Voutl)且 第一端電連接至所述電源端(VDD); 所述第二負壓開關(MP2)的控制端電連接至所述第六正壓開關(MN6)的第二端且第一 端電連接至所述電源端(VDD); 所述第三負壓開關(MP3)的控制端電連接至所述第二負壓開關(MP2)的控制端且第一 端電連接至所述電源端(VDD); 所述第六負壓開關(MP6)的控制端電連接至所述第五正壓開關(MN5)的第二端，第一端 電連接至所述電源端(VDD)且第二端電連接至所述第二子輸出端(Vout2); 所述第七負壓開關(MP7)的控制端電連接至所述第五正壓開關(MN5)的第二端且第一 端電連接至所述電源端(VDD); 所述第九負壓開關(MP9)的控制端電連接至所述第一輸入端(Vn)，第一端電連接至所 述電源端(VDD)且第二端電連接至所述第三負壓開關(MP3)的第二端； 所述第十負壓開關(MP10)的控制端電連接至所述第二輸入端(Vp)，第一端電連接至所 述電源端(VDD)且第二端電連接至所述第二子輸出端(Vout2); 所述推挽輸出級電路(23)包括第八負壓開關(MP8)和第十正壓開關(MN10);其中，所述 第八負壓開關(MP8)的控制端電連接至所述第一子輸出端(Voutl)，第一端電連接至所述電 源端(VDD)且第二端電連接至所述輸出端(Vout);所述第十正壓開關(麗10)的控制端電連 接至所述第二子輸出端(Vout2)，第一端電連接至所述接地端(GND)且第二端電連接至所述 輸出端(Vout)。2. 如權利要求1所述的電路，其特征在于，所述互補差分輸入級電路(21)還包括第二正 壓開關(麗2)、第三正壓開關(麗3)、第八正壓開關(MN8)及第九正壓開關(MN9); 其中，所述第二正壓開關(MN2)的控制端電連接至所述第三負壓開關(MP3)的第二端， 第一端電連接至所述接地端(GND)且第二端電連接至所述第六正壓開關(MN6)的第二端； 所述第三正壓開關(MN3)的控制端和第二端均電連接至所述第三負壓開關(MP3)的第 二端且第一端電連接至所述接地端(GND); 所述第八正壓開關(MN8)的控制端和第二端均電連接至所述第二子輸出端(Vout2)且 第一端電連接至所述接地端(GND); 所述第九正壓開關(MN9)的控制端電連接至所述第二子輸出端(Vout2)，第一端電連接 至所述接地端(GND)且第二端電連接至所述第七負壓開關(MP7)的第二端。3. 如權利要求1所述的電路，其特征在于，所述互補差分輸入級電路(21)還包括第四正 壓開關(MN4)、第七正壓開關(麗7)、第四負壓開關(MP4)及第五負壓開關(MP5); 其中，所述第四正壓開關(MN4)的控制端電連接至所述第二子輸出端(Vout2)，第一端 電連接至所述接地端(GND)且第二端電連接至所述第九負壓開關(MP9)的第二端； 所述第七正壓開關(MN7)的控制端電連接至所述第九負壓開關(MP9)的第二端，第一端 電連接至所述接地端(GND)且第二端電連接至所述第二子輸出端(Vout2); 所述第四負壓開關(MP4)的控制端電連接至所述第七負壓開關(MP7)的第二端，第一端 電連接至所述電源端(VDD)且第二端電連接至所述第六正壓開關(MN6)的第二端； 所述第五負壓開關(MP5)的控制端電連接所述第六正壓開關(MN6)的第二端，第一端電 連接至所述電源端(VDD)且第二端電連接至所述第七負壓開關(MP7)的第二端。4. 如權利要求1-3任一項所述的電路，其特征在于，所述第一正壓開關(MN1 )、所述第二 正壓開關(MN2)、所述第三正壓開關(MN3)、所述第四正壓開關(MN4)、所述第五正壓開關 (MN5)、所述第六正壓開關(MN6)、所述第七正壓開關(MN7)、所述第八正壓開關(MN8)、所述 第九正壓開關(MN9)及所述第十正壓開關(MN10)為NMOS晶體管，且其控制端、第一端及第二 端分別為所述NMOS晶體管的柵極、源極及漏極。5. 如權利要求1-3任一項所述的電路，其特征在于，所述第一負壓開關(MP1 )、所述第二 負壓開關(MP2)、所述第三負壓開關(MP3)、所述第四負壓開關(MP4)、所述第五負壓開關 (MP5)、所述第六負壓開關(MP6)、所述第七負壓開關(MP7)、所述第八負壓開關(MP8)、所述 第九負壓開關(MP9)及所述第十負壓開關(MP10)為PMOS晶體管，且其控制端、第一端及第二 端分別為所述PMOS晶體管的柵極、源極及漏極。6. -種ADC轉(zhuǎn)換器，包括運算放大電路，其特征在于，所述運算放大電路為如權利要求 1-5任一項所述的軌對軌運算放大電路。7. -種DCDC變換器，包括運算放大電路，其特征在于，所述運算放大電路為如權利要求 1-5任一項所述的軌對軌運算放大電路。8. -種功率放大器，包括運算放大電路，其特征在于，所述運算放大電路為如權利要求 1-5任一項所述的軌對軌運算放大電路。
【文檔編號】H03F3/45GK106059516SQ201610385982
【公開日】2016年10月26日
【申請日】2016年6月3日
【發(fā)明人】李婭妮, 孫亞東, 湯子月, 龐光藝, 朱樟明, 楊銀堂
【申請人】西安電子科技大學