本申請涉及功率放大器技術(shù)領(lǐng)域，更具體地說，涉及一種射頻功率放大器及射頻前端模塊。

背景技術(shù)：

功率放大器是各種無線通信系統(tǒng)中不可或缺的關(guān)鍵器件，它主要用于將收發(fā)信機輸出的已調(diào)制射頻信號進行功率放大，以得到滿足無線通信需求的射頻信號。主流的射頻功率放大器電路如圖1所示，主要包括第一晶體管Q1、第二晶體管Q2、第一電容M1、第一電感L、第二電容M2、第一偏置電路11、第二偏置電路12、輸入匹配13及輸出匹配14；圖1中的標(biāo)號GND代表接地端；Vbias1、Vbias2代表偏置電壓輸入端；Vcc代表電源輸入端；RFIN代表射頻信號輸入端；RFOUT代表射頻信號輸出端。

當(dāng)所述射頻功率放大器在供電電壓Vcc下工作時，所述第二晶體管Q2的漏極上的電壓擺幅通?？梢赃_到2倍的Vcc以上，而如果所述射頻功率放大器工作于Class-E狀態(tài)時，那么所述第二晶體管Q2的漏極上的電壓擺幅將會達到Vcc的3.5倍以上。由此可見，所述射頻功率放大器中的晶體管將承受遠高于供電電壓的擺幅，對制備所述射頻功率放大器的晶體管的擊穿電壓提出了很高的要求。

為了解決所述射頻功率放大器對晶體管的擊穿電壓要求較高的問題，現(xiàn)有技術(shù)中通常采用基于GaAs pHEMT工藝、GaN工藝或LDMOS工藝的晶體管制備所述射頻功率放大器?；贕aAs pHEMT工藝、GaN工藝或LDMOS工藝的場效應(yīng)管具有較高的擊穿電壓和載流子遷移率，被廣泛地應(yīng)用于所述射頻功率放大器中，但是其制作周期長和制作成本高的缺點，使得由其制備的射頻功率放大器的成本過高，制作周期較長。

因此，如何在滿足射頻功率放大器對于晶體管的高擊穿電壓要求的基礎(chǔ)上，降低所述射頻功率放大器的成本和制作周期成為研究人員的研究方向。

技術(shù)實現(xiàn)要素：

為解決上述技術(shù)問題，本發(fā)明提供了一種射頻功率放大器及射頻前端模塊，以實現(xiàn)在滿足射頻功率放大器對于晶體管的高擊穿電壓要求的基礎(chǔ)上，降低所述射頻功率放大器的成本和制作周期的目的。

為實現(xiàn)上述技術(shù)目的，本發(fā)明實施例提供了如下技術(shù)方案：

一種射頻功率放大器，包括：至少一個第一晶體管和至少一個第二晶體管，所述至少一個第一晶體管和至少一個第二晶體管以共源共柵方式連接，且其中一個所述第一晶體管的源極作為射頻功率放大器的接地端，其中一個所述第二晶體管的漏極作為所述射頻功率放大器的射頻信號輸出端；

所述第一晶體管為基于CMOS工藝或SOI工藝的晶體管，包括襯底以及位于所述襯底表面的功能結(jié)構(gòu)，所述襯底表面分布有至少一個凹槽；

所述第二晶體管為基于GaAs pHEMT工藝或GaN工藝或LDMOS工藝的晶體管，每個所述第二晶體管固定于所述凹槽中，且通過所述第一晶體管的再布線層與所述第一晶體管連接。

優(yōu)選的，所述凹槽頂部與所述第二晶體管的頂部在水平方向上的距離差小于預(yù)設(shè)距離。

優(yōu)選的，所述預(yù)設(shè)距離的取值范圍為20μm-30μm，包括端點值。

優(yōu)選的，所述第一晶體管的數(shù)量為1個，所述第二晶體管的數(shù)量為1個，所述凹槽的數(shù)量為1個；

所述襯底表面具有多個第一類焊盤和多個第二類焊盤；

所述第一晶體管和第二晶體管通過所述第一類焊盤采用鍵合線方式或倒扣方式引出；

所述第一晶體管和第二晶體管通過所述第二類焊盤采用所述再布線層連接。

優(yōu)選的，所述第二晶體管的數(shù)量為多個；

所述凹槽的數(shù)量小于或等于所述第二晶體管的數(shù)量。

優(yōu)選的，所述凹槽中固定有至少一個所述第二晶體管。

優(yōu)選的，所述凹槽的數(shù)量為1個；

所有的所述第二晶體管固定于同一個所述凹槽中。

優(yōu)選的，所述襯底表面具有多個第一類焊盤和多個第二類焊盤；

所述第一晶體管和第二晶體管通過所述第一類焊盤采用鍵合線方式或倒扣方式引出；

所述第一晶體管和第二晶體管通過所述第二類焊盤采用所述再布線層連接。

優(yōu)選的，所述第二晶體管通過粘合劑固定于所述凹槽中。

一種射頻前端模塊，包括至少一個如上述任一實施例所述的射頻功率放大器。

從上述技術(shù)方案可以看出，本發(fā)明實施例提供了一種射頻功率放大器及射頻前端模塊；其中，所述射頻功率放大器由至少一個基于CMOS工藝或SOI工藝的第一晶體管和至少一個基于GaAs pHEMT工藝或GaN工藝或LDMOS工藝的第二晶體管構(gòu)成，且其中一個所述第一晶體管的源極作為射頻功率放大器的接地端，其中一個所述第二晶體管的漏極作為所述射頻信號輸出端，從而實現(xiàn)了在滿足射頻功率放大器對于晶體管的高擊穿電壓要求的基礎(chǔ)上，降低所述射頻功率放大器的成本和制作周期的目的。這是因為在射頻功率放大器中，作為所述射頻功率放大器的輸出級的晶體管(即漏極作為所述射頻功率放大器的射頻信號輸出端的晶體管)的漏極所需要承受的電壓擺幅通常在供電電壓的兩倍以上，因此所述射頻功率放大器對該晶體管的擊穿電壓的要求較高，需要采用基于GaAs pHEMT工藝或GaN工藝或LDMOS工藝的第二晶體管，以利用基于GaAs pHEMT工藝或GaN工藝或LDMOS工藝的第二晶體管的高擊穿電壓和高載流子遷移率的特性滿足所述射頻功率放大器對于作為輸出級晶體管的高擊穿電壓的要求。同時，對于其他的不需要承受較高電壓擺幅的晶體管可以采用基于CMOS工藝或SOI工藝的第一晶體管，以利用所述第一晶體管的制作快、價格低和制備工藝成熟的優(yōu)勢降低所述射頻功率放大器的成本和制作時間。因此，將所述第一晶體管和第二晶體管搭配構(gòu)成所述射頻功率放大器既滿足了所述射頻功率放大器對于作為其輸出級的晶體管的高擊穿電壓的要求，又兼具了CMOS工藝的制作快、價格低和工藝成熟的優(yōu)點，實現(xiàn)了降低所述射頻功率放大器的成本和制作周期的目的。

進一步的，所述第二晶體管設(shè)置于所述襯底的凹槽中，可以與所述第一晶體管封裝在一塊芯片中，提高了所述射頻功率放大器的集成度。并且所述第二晶體管通過所述第一晶體管的再布線層實現(xiàn)與所述第一晶體管的連接，由于利用所述再布線層連接所述第一晶體管和第二晶體管對于線寬線距的要求較低，從而降低了所述射頻功率放大器所占用的所述襯底的面積，進一步降低了所述射頻功率放大器的成本。

附圖說明

為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)提供的附圖獲得其他的附圖。

圖1為現(xiàn)有技術(shù)中共源共柵結(jié)構(gòu)的射頻功率放大器的電路結(jié)構(gòu)示意圖；

圖2為本申請的一個實施例提供的一種射頻功率放大器的電路結(jié)構(gòu)示意圖；

圖3為本申請的一個具體實施例提供的一種射頻功率放大器的電路結(jié)構(gòu)示意圖；

圖4為本申請的一個具體實施例提供的一種射頻功率放大器的版圖結(jié)構(gòu)示意圖；

圖5為本申請的另一個具體實施例提供的一種射頻功率放大器的版圖結(jié)構(gòu)示意圖；

圖6為本申請的另一個具體實施例提供的一種射頻功率放大器的電路結(jié)構(gòu)示意圖；

圖7為本申請的又一個具體實施例提供的一種射頻功率放大器的版圖結(jié)構(gòu)示意圖；

圖8為本申請的再一個具體實施例提供的一種射頻功率放大器的版圖結(jié)構(gòu)示意圖。

具體實施方式

下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。

本申請實施例提供了一種射頻功率放大器，如圖2所示，包括至少一個第一晶體管100和至少一個第二晶體管200，所述至少一個第一晶體管100和至少一個第二晶體管200以共源共柵方式連接，且其中一個所述第二晶體管200的漏極作為射頻功率放大器的射頻信號輸出端；

所述第一晶體管100為基于CMOS工藝或SOI工藝的晶體管，包括襯底以及位于所述襯底表面的功能結(jié)構(gòu)，所述襯底表面分布有至少一個凹槽；

所述第二晶體管200為基于GaAs pHEMT工藝或GaN工藝或LDMOS工藝的晶體管，每個所述第二晶體管200固定于所述凹槽中，且通過所述第一晶體管100的再布線層與所述第一晶體管100連接。

為了更清楚地說明以共源共柵方式連接的所述至少一個第一晶體管100和至少一個第二晶體管200，下面將以一個第一晶體管100和一個第二晶體管200的情況進行說明，如圖3所示，所述第一晶體管100的漏極與所述第二晶體管200的源極連接，所述第一晶體管100的源極接地，所述第一晶體管100的柵極用于接收射頻信號及偏置電壓；所述第二晶體管200的柵極用于接收偏置電壓，所述第二晶體管200的漏極作為所述射頻功率放大器的射頻信號輸出端。

當(dāng)所述射頻功率放大器由一個以上的第一晶體管100和/或一個以上的第二晶體管200構(gòu)成時，其連接方式與圖3類似。需要保證的是，源極接地的晶體管需要為所述第一晶體管100，作為所述射頻功率放大器輸出級的晶體管需要為所述第二晶體管200。

另外，位于所述襯底表面的功能結(jié)構(gòu)是指所述第一晶體管100除襯底外的其他結(jié)構(gòu)，如源極、漏極、柵極、源區(qū)、漏區(qū)和溝道區(qū)等。

需要說明的是，發(fā)明人研究發(fā)現(xiàn)，在射頻功率放大器中，作為所述射頻功率放大器的輸出級的晶體管(即漏極作為所述射頻功率放大器的射頻信號輸出端的晶體管)的漏極所需要承受的電壓擺幅通常在供電電壓的兩倍以上，因此所述射頻功率放大器對該晶體管的基礎(chǔ)電壓的要求較高，需要采用基于GaAs pHEMT工藝或GaN工藝或LDMOS工藝的第二晶體管200，以利用基于GaAs pHEMT工藝或GaN工藝或LDMOS工藝的第二晶體管200的高擊穿電壓和高載流子遷移率的特性滿足所述射頻功率放大器對于作為輸出級晶體管的高擊穿電壓的要求。同時，對于其他的不需要承受較高電壓擺幅的晶體管可以采用基于CMOS工藝或SOI工藝的第一晶體管100，以利用所述第一晶體管100的制作快、價格低和制備工藝成熟的優(yōu)勢降低所述射頻功率放大器的成本和制作時間。因此，將所述第一晶體管100和第二晶體管200搭配構(gòu)成所述射頻功率放大器既滿足了所述射頻功率放大器對于作為其輸出級的晶體管的高擊穿電壓的要求，又兼具了CMOS工藝的制作快、價格低和工藝成熟的優(yōu)點，實現(xiàn)了降低所述射頻功率放大器的成本和制作周期的目的。

進一步的，所述第二晶體管200設(shè)置于所述襯底的凹槽中，可以與所述第一晶體管100封裝在一塊芯片中，提高了所述射頻功率放大器的集成度。并且所述第二晶體管200通過所述第一晶體管100的再布線層實現(xiàn)與所述第一晶體管100的連接，由于利用所述再布線層連接所述第一晶體管100和第二晶體管200對于線寬線距的要求較低，從而降低了所述射頻功率放大器所占用的所述襯底的面積，進一步降低了所述射頻功率放大器的成本。

還需要說明的是，所述凹槽可以通過刻蝕工藝形成，也可以通過機床物理加工形成，另外所述刻蝕工藝包括但不限于濕法刻蝕或干法刻蝕。本申請對形成所述凹槽所采用的具體的工藝并不做限定，具體視實際情況而定。

另外本申請對所述凹槽的大小也不做限定，只要能夠容納需要固定在其中的第二晶體管200即可，所述凹槽四周與固定在其中的第二晶體管200之間可以有一定的縫隙，也可以沒有，但所述凹槽四周與固定在其中的第二晶體管200之間的縫隙不能過大，以避免占用過多的襯底面積增加所述射頻功率放大器的成本。

在本申請的一個實施例中，所述第二晶體管通過粘合劑固定于所述凹槽中。但在本申請的其他實施例中，所述第二晶體管還可以通過其他的方式固定于所述凹槽中，本申請對此并不做限定，具體視實際情況而定。

在上述實施例的基礎(chǔ)上，在本申請的一個實施例中，所述凹槽頂部與所述第二晶體管200的頂部在水平方向上的距離差小于預(yù)設(shè)距離。

將所述凹槽頂部與所述第二晶體管200的頂部在水平方向上的距離差控制在預(yù)設(shè)距離的目的是便于利用所述再布線層連接所述第一晶體管100和第二晶體管200，避免由于過大的落差使得利用所述再布線層連接所述第一晶體管100和第二晶體管200時出現(xiàn)斷線等情況。那么優(yōu)選的，所述凹槽頂部與所述第二晶體管200的頂部平齊，這樣利用所述再布線層連接所述第一晶體管100和第二晶體管200時完全避免了由于所述凹槽與所述第二晶體管200之間存在的落差而導(dǎo)致斷線的風(fēng)險。

在上述實施例的基礎(chǔ)上，本申請的另一個實施例提供了一種可行的所述預(yù)設(shè)距離的取值范圍，在本實施例中，所述預(yù)設(shè)距離的取值范圍為20μm-30μm，包括端點值。在本申請的一個實施例中，所述預(yù)設(shè)距離的取值為20μm，在本申請的另一個實施例中，所述預(yù)設(shè)距離的取值為30μm。本申請對此并不做限定，具體視實際情況而定。

在上述實施例的基礎(chǔ)上，在本申請的一個具體實施例中，如圖4所示，所述第一晶體管100的數(shù)量為1個，所述第二晶體管200的數(shù)量為1個，所述凹槽300的數(shù)量為1個；

所述襯底表面具有多個第一類焊盤和多個第二類焊盤；

所述第一晶體管100和第二晶體管200通過所述第一類焊盤采用鍵合線方式或倒扣方式引出；

所述第一晶體管100和第二晶體管200通過所述第二類焊盤采用所述再布線層連接。

在本實施例中，所述第一晶體管100和第二晶體管200的連接方式如圖3所示。

具體的，M1為所述第一晶體管100的功能結(jié)構(gòu)，M2為所述第二晶體管200的功能結(jié)構(gòu)；在所述第一晶體管100的襯底表面通過刻蝕或物理方式設(shè)置一個凹槽300，通過粘合劑或其他固定方式將封裝M2的芯片固定在所述凹槽300中。優(yōu)選的，固定于所述凹槽300中的芯片的頂部與所述凹槽300的頂部處于同一水平面上。所述襯底表面設(shè)置有多個第一類焊盤和多個第二類焊盤；所述第一類焊盤用于實現(xiàn)M1和M2的引出，引出方式可以為鍵合線方式或倒扣方式，這類焊盤的尺寸通常是80μm×80μm，如圖4中的Pad1、Pad2、Pad3和Pad4。所述第二類焊盤用于實現(xiàn)M1和M2之間的連接，由于這類焊盤通過所述再布線層實現(xiàn)連接，因此這類焊盤的尺寸可以小于40μm×40μm，如圖4中位于所述襯底表面的Pad9和Pad10以及位于所述第二晶體管200內(nèi)部的Pad5、Pad6、Pad7和Pad8。圖4中的L1、L2、L3和L4為通過所述再布線層實現(xiàn)的互聯(lián)金屬，通過配套的鈍化材料層上的過孔以及所述互聯(lián)金屬可以實現(xiàn)所述第一晶體管100和第二晶體管200的電氣連接。由于所述第二類焊盤的尺寸遠小于鍵合線封裝要求的第一類焊盤的尺寸，并且所述再布線層上的線寬線距(通常小于15μm/15μm)也遠小于鍵合線要求的引線間距，因此所述第一晶體管100和第二晶體管200的互聯(lián)所占用的面積極小。

在上述實施例的基礎(chǔ)上，在本申請的又一個實施例中，所述第二晶體管200的數(shù)量為多個；

所述凹槽300的數(shù)量小于或等于所述第二晶體管200的數(shù)量。

需要說明的是，當(dāng)所述第二晶體管200的數(shù)量為多個時，多個所述第二晶體管200可以為采用同一工藝制備的晶體管，也可以為采用不同工藝制備的晶體管。以所述第二晶體管200的數(shù)量為兩個為例，兩個所述第二晶體管200可以都為基于GaAs pHEMT工藝或GaN工藝或LDMOS工藝的晶體管，也可以是一個為基于GaAs pHEMT工藝的晶體管，另一個為基于GaN工藝或LDMOS工藝的晶體管，或者一個是基于GaN工藝的晶體管，另一個為基于LDMOS工藝或GaAs pHEMT工藝的晶體管。本申請對此并不做限定，具體視實際情況而定。

一般而言，所述凹槽300的數(shù)量小于或等于所述第二晶體管200的數(shù)量即可，這是因為基于同一種工藝的第二晶體管200優(yōu)選固定于同一個凹槽300中，這樣可以減小凹槽300的數(shù)量，從而簡化制備流程，當(dāng)然基于同一種工藝的第二晶體管200也可以設(shè)置于不同的凹槽300當(dāng)中，但每個所述凹槽300中都需要固定有至少一個所述第二晶體管200，這是因為如果所述凹槽300中不固定所述第二晶體管200，那么就失去了設(shè)置該凹槽300的意義。

也就是說，當(dāng)多個所述第二晶體管200的制備工藝相同時，所述凹槽300的數(shù)量可以僅為1個，所有的所述第二晶體管200固定于同一個所述凹槽300中。當(dāng)然，當(dāng)多個所述第二晶體管200的制備工藝相同時，多個所述第二晶體管200也可以固定于不同的凹槽300中，本申請對此并不做限定，具體視實際情況而定。

同樣的，當(dāng)所述第二晶體管200為多個時，所述襯底表面具有多個第一類焊盤和多個第二類焊盤；

所述第一晶體管100和第二晶體管200通過所述第一類焊盤采用鍵合線方式或倒扣方式引出；

所述第一晶體管100和第二晶體管200通過所述第二類焊盤采用所述再布線層連接。

下面以三個晶體管構(gòu)成所述射頻功率放大器為例對本發(fā)明進行說明。

如圖5所示，在本實施例中，所述第一晶體管100為1個，第二晶體管200為2個，其連接方式如圖6所示，其中作為所述射頻功率放大器輸出級的晶體管需要為第二晶體管200。

在圖5中，M1是基于CMOS工藝或SOI工藝的第一晶體管100的功能結(jié)構(gòu)，M2和M3是基于GaAs pHEMT工藝或GaN工藝或LDMOS工藝的第二晶體管200的功能結(jié)構(gòu)，且M2和M3集成于同一塊芯片中。在制備所述射頻功率放大器的過程中，在基于CMOS工藝或SOI工藝的第一晶體管100的襯底表面通過刻蝕或物理方式設(shè)置一個凹槽300，通過粘合劑或其他固定方式將集成了M2和M3的芯片固定在所述凹槽300中。優(yōu)選的，固定于所述凹槽300中的芯片頂部與所述凹槽300的頂部處于同一水平面上。所述襯底表面設(shè)置有多個第一類焊盤和多個第二類焊盤；所述第一類焊盤用于實現(xiàn)M1、M2和M3的引出，引出方式可以為鍵合線方式或倒扣方式，這類焊盤的尺寸通常是80μm×80μm，如圖5中的Pad1、Pad2、Pad3、Pad4和Pad12。所述第二類焊盤用于實現(xiàn)M1和M2及M3之間的連接，由于這類焊盤通過所述再布線層實現(xiàn)連接，因此這類焊盤的尺寸可以小于40μm×40μm，如圖5中位于所述襯底表面的Pad10和Pad11以及位于芯片內(nèi)部的Pad5、Pad6、Pad7、Pad8和Pad9。圖5中的L1、L2、L3、L4和L5為通過所述再布線層實現(xiàn)的互聯(lián)金屬，通過配套的鈍化材料層上的過孔以及所述互聯(lián)金屬可以實現(xiàn)M1和M2及M3的電氣連接。由于所述第二類焊盤的尺寸遠小于鍵合線封裝要求的第一類焊盤的尺寸，并且所述再布線層上的線寬線距(通常小于15μm/15μm)也遠小于鍵合線要求的引線間距，因此所述第一晶體管100和第二晶體管200的互聯(lián)所占用的面積極小。

如圖7所示，在本實施例中，所述射頻功率放大器包括兩個第一晶體管100和一個第二晶體管200，其連接方式如圖6所示，所述第二晶體管200的漏極作為所述射頻功率放大器的射頻信號輸出端。M1和M2是基于CMOS工藝或SOI工藝的第一晶體管100的功能結(jié)構(gòu)，M3為基于GaAs pHEMT工藝或GaN工藝或LDMOS工藝的第二晶體管200的功能結(jié)構(gòu)。在制備所述射頻功率放大器的過程中，在所述襯底表面制備完成M1和M2的功能結(jié)構(gòu)后，在所述襯底表面通過刻蝕或物理方式設(shè)置一個凹槽300，通過粘合劑或其他固定方式將封裝了M3的芯片固定在所述凹槽300中。優(yōu)選的，固定于所述凹槽300中的芯片頂部與所述凹槽300的頂部處于同一水平面上。所述襯底表面設(shè)置有多個第一類焊盤和多個第二類焊盤；所述第一類焊盤用于實現(xiàn)M1、M2和M3的引出，引出方式可以為鍵合線方式或倒扣方式，這類焊盤的尺寸通常是80μm×80μm，如圖7中的Pad1、Pad2、Pad3、Pad4和Pad11。所述第二類焊盤用于實現(xiàn)M1、M2及M3之間的連接，由于這類焊盤通過所述再布線層實現(xiàn)連接，因此這類焊盤的尺寸可以小于40μm×40μm，如圖7中位于所述襯底表面的Pad9和Pad10以及位于芯片內(nèi)部的Pad5、Pad6、Pad7和Pad8。圖7中的L1、L2、L3和L4為通過所述再布線層實現(xiàn)的互聯(lián)金屬，通過配套的鈍化材料層上的過孔以及所述互聯(lián)金屬可以實現(xiàn)M1和M2及M3的電氣連接。由于所述第二類焊盤的尺寸遠小于鍵合線封裝要求的第一類焊盤的尺寸，并且所述再布線層上的線寬線距(通常小于15μm/15μm)也遠小于鍵合線要求的引線間距，因此所述第一晶體管100和第二晶體管200的互聯(lián)所占用的面積極小。

如圖8所示，在本實施例中，M1是基于CMOS工藝或SOI工藝的第一晶體管100的功能結(jié)構(gòu)，M2和M3是基于GaAs pHEMT工藝或GaN工藝或LDMOS工藝的第二晶體管200的功能結(jié)構(gòu)，且M2和M3封裝于不同的芯片(B1和B2)中。在制備所述射頻功率放大器的過程中，在基于CMOS工藝或SOI工藝的第一晶體管100的襯底表面通過刻蝕或物理方式設(shè)置兩個凹槽300，通過粘合劑或其他固定方式將B1和B2分別固定在兩個凹槽300中。優(yōu)選的，固定于所述凹槽300中的芯片頂部與所述凹槽300的頂部處于同一水平面上。所述襯底表面設(shè)置有多個第一類焊盤和多個第二類焊盤；所述第一類焊盤用于實現(xiàn)M1、M2和M3的引出，引出方式可以為鍵合線方式或倒扣方式，這類焊盤的尺寸通常是80μm×80μm，如圖8中的Pad1、Pad2、Pad3、Pad4和Pad16。所述第二類焊盤用于實現(xiàn)M1、M2及M3之間的連接，由于這類焊盤通過所述再布線層實現(xiàn)連接，因此這類焊盤的尺寸可以小于40μm×40μm，如圖8中位于所述襯底表面的Pad8和Pad9以及位于B1和B2內(nèi)部的Pad5、Pad6、Pad7、Pad10、Pad 11、Pad 12、Pad 13、Pad 14和Pad 15。圖8中的L1、L2、L3、L4、L5、L6和L7為通過所述再布線層實現(xiàn)的互聯(lián)金屬，通過配套的鈍化材料層上的過孔以及所述互聯(lián)金屬可以實現(xiàn)M1、M2及M3的電氣連接。由于所述第二類焊盤的尺寸遠小于鍵合線封裝要求的第一類焊盤的尺寸，并且所述再布線層上的線寬線距(通常小于15μm/15μm)也遠小于鍵合線要求的引線間距，因此所述第一晶體管100和第二晶體管200的互聯(lián)所占用的面積極小。

相應(yīng)的，本申請實施例還提供了一種射頻前端模塊，包括至少一個如上述任一實施例所述的射頻功率放大器。

綜上所述，本申請實施例提供了一種射頻功率放大器及射頻前端模塊；其中，所述射頻功率放大器由至少一個基于CMOS工藝或SOI工藝的第一晶體管和至少一個基于GaAs pHEMT工藝或GaN工藝或LDMOS工藝的第二晶體管構(gòu)成，且其中一個所述第一晶體管的源極作為射頻功率放大器的接地端，其中一個所述第二晶體管的漏極作為所述射頻信號輸出端，從而實現(xiàn)了在滿足射頻功率放大器對于晶體管的高擊穿電壓要求的基礎(chǔ)上，降低所述射頻功率放大器的成本和制作周期的目的。這是因為在射頻功率放大器中，作為所述射頻功率放大器的輸出級的晶體管(即漏極作為所述射頻功率放大器的射頻信號輸出端的晶體管)的漏極所需要承受的電壓擺幅通常在供電電壓的兩倍以上，因此所述射頻功率放大器對該晶體管的擊穿電壓的要求較高，需要采用基于GaAs pHEMT工藝或GaN工藝或LDMOS工藝的第二晶體管，以利用基于GaAs pHEMT工藝或GaN工藝或LDMOS工藝的第二晶體管的高擊穿電壓和高載流子遷移率的特性滿足所述射頻功率放大器對于作為輸出級晶體管的高擊穿電壓的要求。同時，對于其他的不需要承受較高電壓擺幅的晶體管可以采用基于CMOS工藝或SOI工藝的第一晶體管，以利用所述第一晶體管的制作快、價格低和制備工藝成熟的優(yōu)勢降低所述射頻功率放大器的成本和制作時間。因此，將所述第一晶體管和第二晶體管搭配構(gòu)成所述射頻功率放大器既滿足了所述射頻功率放大器對于作為其輸出級的晶體管的高擊穿電壓的要求，又兼具了CMOS工藝的制作快、價格低和工藝成熟的優(yōu)點，實現(xiàn)了降低所述射頻功率放大器的成本和制作周期的目的。

進一步的，所述第二晶體管設(shè)置于所述襯底的凹槽中，可以與所述第一晶體管封裝在一塊芯片中，提高了所述射頻功率放大器的集成度。并且所述第二晶體管通過所述第一晶體管的再布線層實現(xiàn)與所述第一晶體管的連接，由于利用所述再布線層連接所述第一晶體管和第二晶體管對于線寬線距的要求較低，從而降低了所述射頻功率放大器所占用的所述襯底的面積，進一步降低了所述射頻功率放大器的成本。

本說明書中各個實施例采用遞進的方式描述，每個實施例重點說明的都是與其他實施例的不同之處，各個實施例之間相同相似部分互相參見即可。

對所公開的實施例的上述說明，使本領(lǐng)域?qū)I(yè)技術(shù)人員能夠?qū)崿F(xiàn)或使用本發(fā)明。對這些實施例的多種修改對本領(lǐng)域的專業(yè)技術(shù)人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發(fā)明的精神或范圍的情況下，在其它實施例中實現(xiàn)。因此，本發(fā)明將不會被限制于本文所示的這些實施例，而是要符合與本文所公開的原理和新穎特點相一致的最寬的范圍。