1.一種電平自定義多協(xié)議數(shù)字音頻信號發(fā)生系統(tǒng)，其特征是，包括上位機、FPGA、數(shù)字模擬轉(zhuǎn)換器，所述上位機與FPGA連接，所述FPGA與數(shù)字模擬轉(zhuǎn)換器連接；
所述FPGA包括狀態(tài)碼存儲器、波形生成模塊、幅度調(diào)整模塊、數(shù)據(jù)編碼模塊、時鐘分頻模塊及協(xié)議輸出模塊；
所述狀態(tài)碼存儲器，其與上位機輸入連接，用于存儲數(shù)字音頻編碼中的狀態(tài)碼；
所述波形生成模塊，用于生成波形數(shù)據(jù)；
所述數(shù)據(jù)編碼模塊，用于將狀態(tài)碼存儲器存儲的狀態(tài)碼和波形生成模塊生成波形數(shù)據(jù)進行協(xié)議編碼；
所述時鐘分頻模塊，用于產(chǎn)生協(xié)議輸出模塊所需的位時鐘；
所述幅度調(diào)整模塊，用于對數(shù)據(jù)編碼模塊生成的數(shù)據(jù)進行幅度調(diào)整，存放在臨時RAM存儲器中進行存儲；
所述協(xié)議輸出模塊，其在時鐘分頻模塊提供的位時鐘的驅(qū)動下，依次將幅度調(diào)整后的數(shù)據(jù)傳輸至數(shù)模轉(zhuǎn)換器。
2.如權(quán)利要求1所述的電平自定義多協(xié)議數(shù)字音頻信號發(fā)生系統(tǒng)，其特征是，所述信號調(diào)理電路包括增益調(diào)整電路和單端差分切換電路；
所述增益調(diào)整電路，用于對數(shù)模轉(zhuǎn)換器輸出的信號電平進行增益調(diào)整；
所述單端差分切換電路，用于切換輸出音頻信號的傳輸方式。
3.如權(quán)利要求1所述的電平自定義多協(xié)議數(shù)字音頻信號發(fā)生系統(tǒng)，其特征是，所述數(shù)模轉(zhuǎn)換器采用高精度數(shù)模轉(zhuǎn)換器。
4.基于權(quán)利要求1至3任一所述的電平自定義多協(xié)議數(shù)字音頻信號發(fā)生方法，其特征是，包括以下步驟：
步驟一，在上位機軟件設(shè)置界面中選擇數(shù)字音頻信號的協(xié)議標(biāo)準(zhǔn)，上位機根據(jù)選定的協(xié)議標(biāo)準(zhǔn)將對應(yīng)的數(shù)字音頻協(xié)議編碼程序代碼通過FPGA動態(tài)加載接口電路；
步驟二，上位機軟件設(shè)置界面對數(shù)字音頻協(xié)議標(biāo)準(zhǔn)設(shè)置配置信息，并將配置信息發(fā)送至FPGA的狀態(tài)碼存儲器中存放；
步驟三，F(xiàn)PGA內(nèi)部進行數(shù)字音頻協(xié)議編碼設(shè)置，從狀態(tài)碼存儲器中依次讀取每個幀的通道狀態(tài)碼，并和波形生成模塊產(chǎn)生的波形數(shù)據(jù)進行組合編碼，獲取數(shù)字音頻編碼數(shù)據(jù)流；
步驟四，F(xiàn)PGA根據(jù)上位機設(shè)定的邏輯電平，對數(shù)字音頻編碼數(shù)據(jù)流進行幅度調(diào)整并存儲在臨時RAM存儲器中，在時鐘分頻電路輸出的位時鐘驅(qū)動下，輸出至數(shù)字模擬轉(zhuǎn)換器中；
步驟五，數(shù)字模擬轉(zhuǎn)換器接收幅度調(diào)整后的數(shù)字音頻數(shù)據(jù)流，并進行數(shù)模轉(zhuǎn)換，輸出單端或者差分數(shù)字音頻信號波形，并輸出至信號調(diào)理電路；
步驟六，信號調(diào)理電路接收單端或者差分數(shù)字音頻信號波形，并對單端或者差分數(shù)字音頻信號波形進行整形濾波，輸出符合數(shù)字音頻信號協(xié)議標(biāo)準(zhǔn)的數(shù)字音頻信號。
5.如權(quán)利要求4所述的電平自定義多協(xié)議數(shù)字音頻信號發(fā)生方法，其特征是，所述步驟二中，所述配置信息包括每一幀每個通道的每一位狀態(tài)碼。
6.如權(quán)利要求4所述的電平自定義多協(xié)議數(shù)字音頻信號發(fā)生方法，其特征是，所述步驟二中，所述數(shù)字音頻信號的協(xié)議標(biāo)準(zhǔn)包括AES/EBU或S/PDIF通用數(shù)字音頻協(xié)議以及其他標(biāo)準(zhǔn)的數(shù)字音頻協(xié)議。
7.如權(quán)利要求4所述的電平自定義多協(xié)議數(shù)字音頻信號發(fā)生方法，其特征是，所述步驟四中，F(xiàn)PGA利用幅度校準(zhǔn)算法對數(shù)字音頻數(shù)據(jù)流進行幅度調(diào)整。