本發(fā)明涉及音頻分析領(lǐng)域，尤其是一種電平自定義多協(xié)議數(shù)字音頻信號(hào)發(fā)生系統(tǒng)及方法。

背景技術(shù)：

目前，數(shù)字音頻領(lǐng)域擁有多種不同類(lèi)型的數(shù)字音頻接口，主流的接口標(biāo)準(zhǔn)包括消費(fèi)類(lèi)數(shù)字音頻接口S/PDIF數(shù)字音頻互聯(lián)和專(zhuān)業(yè)類(lèi)數(shù)字音頻接口AES/EBU數(shù)字音頻接口兩個(gè)標(biāo)準(zhǔn)。目前的音頻分析儀的數(shù)字音頻發(fā)生和分析功能主要針對(duì)S/PDIF接口和AES/EBU接口兩個(gè)標(biāo)準(zhǔn)的信號(hào)發(fā)生和分析。在測(cè)試過(guò)程中音頻分析儀產(chǎn)生滿(mǎn)足對(duì)應(yīng)數(shù)字音頻協(xié)議標(biāo)準(zhǔn)的數(shù)字信號(hào)輸入到數(shù)字音頻接收設(shè)備中，以檢測(cè)數(shù)字音頻接收設(shè)備解碼性能。音頻分析儀輸出不同邏輯電平的數(shù)字信號(hào)來(lái)測(cè)試數(shù)字音頻接收設(shè)備對(duì)電平的兼容能力。

通用的音頻分析儀采用專(zhuān)用的數(shù)字音頻協(xié)議編碼芯片產(chǎn)生數(shù)字音頻信號(hào)，通用音頻分析儀的原理框圖如圖1所示，工作原理如下：CPU將數(shù)字音頻協(xié)議參數(shù)及數(shù)字音頻數(shù)據(jù)寫(xiě)入專(zhuān)業(yè)數(shù)字音頻編碼芯片對(duì)應(yīng)的寄存器中，啟動(dòng)信號(hào)輸出功能。編碼芯片輸出的數(shù)字音頻信號(hào)經(jīng)電平選擇電路，將邏輯電平產(chǎn)生電路產(chǎn)生的固定電平施加到數(shù)字信號(hào)上，實(shí)現(xiàn)不同邏輯電平不同數(shù)字音頻協(xié)議的編碼輸出。

通用音頻分析儀數(shù)字音頻信號(hào)發(fā)生方案電路復(fù)雜，需要設(shè)計(jì)專(zhuān)門(mén)的邏輯電平產(chǎn)生電路；數(shù)字音頻標(biāo)準(zhǔn)單一，每種數(shù)字音頻標(biāo)準(zhǔn)均需專(zhuān)門(mén)的編碼芯片實(shí)現(xiàn)數(shù)字音頻信號(hào)生成；靈活性差，僅能夠輸出+5V、+3.3V、+2.5V、+1.8V及+1.2V等幾種典型邏輯電平，在測(cè)試接收設(shè)備邏輯電平兼容能力時(shí)僅能給出典型邏輯電平的定性指標(biāo)，無(wú)法給出具體的邏輯電平兼容性的量化指標(biāo)。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的是為克服上述現(xiàn)有技術(shù)的不足，提供一種電平自定義多協(xié)議數(shù)字音頻信號(hào)發(fā)生系統(tǒng)及方法。

為實(shí)現(xiàn)上述目的，本發(fā)明采用下述技術(shù)方案：

一種電平自定義多協(xié)議數(shù)字音頻信號(hào)發(fā)生系統(tǒng)，包括上位機(jī)、FPGA、數(shù)模轉(zhuǎn)換器，所述上位機(jī)與FPGA連接，所述FPGA與數(shù)模轉(zhuǎn)換器連接；

所述FPGA包括狀態(tài)碼存儲(chǔ)器、波形生成模塊、幅度調(diào)整模塊、數(shù)據(jù)編碼模塊、時(shí)鐘分頻模塊及協(xié)議輸出模塊；

所述狀態(tài)碼存儲(chǔ)器，其與上位機(jī)輸入連接，用于存儲(chǔ)數(shù)字音頻編碼中的狀態(tài)碼；

所述波形生成模塊，用于生成波形數(shù)據(jù)；

所述數(shù)據(jù)編碼模塊，用于將狀態(tài)碼存儲(chǔ)器存儲(chǔ)的狀態(tài)碼和波形生成模塊生成波形數(shù)據(jù)進(jìn)行協(xié)議編碼；

所述時(shí)鐘分頻模塊，用于產(chǎn)生協(xié)議輸出模塊所需的位時(shí)鐘；

所述幅度調(diào)整模塊，用于對(duì)數(shù)據(jù)編碼模塊生成的數(shù)據(jù)進(jìn)行幅度調(diào)整，存放在臨時(shí)RAM存儲(chǔ)器中進(jìn)行存儲(chǔ)；

所述協(xié)議輸出模塊，其在時(shí)鐘分頻模塊提供的位時(shí)鐘的驅(qū)動(dòng)下，依次將幅度調(diào)整后的數(shù)據(jù)傳輸至數(shù)模轉(zhuǎn)換器。

優(yōu)選的，所述信號(hào)調(diào)理電路包括增益調(diào)整電路和單端差分切換電路；

所述增益調(diào)整電路，用于對(duì)數(shù)模轉(zhuǎn)換器輸出的信號(hào)電平進(jìn)行增益調(diào)整，使輸出電平滿(mǎn)足0～5V的范圍；

所述單端差分切換電路，用于切換輸出音頻信號(hào)的傳輸方式，滿(mǎn)足不同音頻協(xié)議標(biāo)準(zhǔn)的要求。

優(yōu)選的，所述數(shù)模轉(zhuǎn)換器采用高精度數(shù)模轉(zhuǎn)換器。

基于電平自定義多協(xié)議數(shù)字音頻信號(hào)發(fā)生系統(tǒng)的方法，包括以下步驟：

步驟一，在上位機(jī)軟件設(shè)置界面中選擇數(shù)字音頻信號(hào)的協(xié)議標(biāo)準(zhǔn)，上位機(jī)根據(jù)選定的協(xié)議標(biāo)準(zhǔn)將對(duì)應(yīng)的數(shù)字音頻協(xié)議編碼程序代碼通過(guò)FPGA動(dòng)態(tài)加載接口電路；

步驟二，上位機(jī)軟件設(shè)置界面對(duì)數(shù)字音頻協(xié)議標(biāo)準(zhǔn)中每個(gè)幀的每個(gè)通道狀態(tài)碼進(jìn)行配置，并將配置信息發(fā)送至FPGA的狀態(tài)碼存儲(chǔ)器中存放，其中，幀是帶有通道狀態(tài)碼和數(shù)字音頻波形數(shù)據(jù)的數(shù)據(jù)流，數(shù)字音頻協(xié)議標(biāo)準(zhǔn)定義了一個(gè)數(shù)據(jù)流中幀的個(gè)數(shù)和結(jié)構(gòu)、每個(gè)通道狀態(tài)碼在每個(gè)幀中的位置以及數(shù)字音頻數(shù)據(jù)的長(zhǎng)度和格式。

步驟三，F(xiàn)PGA內(nèi)部進(jìn)行數(shù)字音頻協(xié)議編碼設(shè)置，從狀態(tài)碼存儲(chǔ)器中依次讀取每個(gè)幀的通道狀態(tài)碼，并和波形生成模塊產(chǎn)生的波形數(shù)據(jù)進(jìn)行組合編碼，獲取數(shù)字音頻編碼數(shù)據(jù)流；

步驟四，F(xiàn)PGA根據(jù)上位機(jī)設(shè)定的邏輯電平，對(duì)數(shù)字音頻編碼數(shù)據(jù)流進(jìn)行幅度調(diào)整并存儲(chǔ)在臨時(shí)RAM存儲(chǔ)器中，在時(shí)鐘分頻電路輸出的位時(shí)鐘驅(qū)動(dòng)下，輸出至數(shù)字模擬轉(zhuǎn)換器中；

步驟五，數(shù)字模擬轉(zhuǎn)換器接收幅度調(diào)整后的數(shù)字音頻數(shù)據(jù)流，并進(jìn)行數(shù)模轉(zhuǎn)換，輸出單端或者差分?jǐn)?shù)字音頻信號(hào)波形，并輸出至信號(hào)調(diào)理電路；

步驟六，信號(hào)調(diào)理電路接收單端或者差分?jǐn)?shù)字音頻信號(hào)波形，并對(duì)單端或者差分?jǐn)?shù)字音頻信號(hào)波形進(jìn)行整形濾波，輸出符合數(shù)字音頻信號(hào)協(xié)議標(biāo)準(zhǔn)的數(shù)字音頻信號(hào)。

優(yōu)選的，所述步驟二中，所述配置信息包括每一幀每個(gè)通道的每一位狀態(tài)碼。

優(yōu)選的，所述步驟二中，所述數(shù)字音頻信號(hào)的協(xié)議標(biāo)準(zhǔn)包括AES/EBU或S/PDIF通用數(shù)字音頻協(xié)議以及其他標(biāo)準(zhǔn)的數(shù)字音頻協(xié)議。

優(yōu)選的，所述步驟四中，F(xiàn)PGA利用幅度校準(zhǔn)算法對(duì)數(shù)字音頻數(shù)據(jù)流進(jìn)行幅度調(diào)整。

本發(fā)明的有益效果是：

1.本發(fā)明采用高精度數(shù)模轉(zhuǎn)換器芯片，輸出電壓線性度好，精度高，可以實(shí)現(xiàn)0～+5V電壓之間任意邏輯電平；

2.本發(fā)明可以實(shí)現(xiàn)0～+5V電壓的連續(xù)輸出，因此可以給出被測(cè)試設(shè)備對(duì)邏輯電平的兼容能力，能夠測(cè)試得到邏輯高電平的最大值和最小值以及邏輯低電平的最大值和最小值等參數(shù)的量化指標(biāo)，可以實(shí)現(xiàn)定量分析。

附圖說(shuō)明

圖1是通用音頻分析儀數(shù)字音頻信號(hào)發(fā)生原理框圖；

圖2是電平自定義多協(xié)議數(shù)字音頻信號(hào)發(fā)生系統(tǒng)原理框圖；

圖3是FPGA內(nèi)部電路框圖。

具體實(shí)施方式

下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明進(jìn)一步說(shuō)明。

如圖2所示，一種電平自定義多協(xié)議數(shù)字音頻信號(hào)發(fā)生系統(tǒng)，包括上位機(jī)、FPGA、數(shù)模轉(zhuǎn)換器，所述上位機(jī)與FPGA連接，所述FPGA與數(shù)模轉(zhuǎn)換器連接；

如圖3所示，所述FPGA包括狀態(tài)碼存儲(chǔ)器、波形生成模塊、幅度調(diào)整模塊、數(shù)據(jù)編碼模塊、時(shí)鐘分頻模塊及協(xié)議輸出模塊；

所述狀態(tài)碼存儲(chǔ)器，其與上位機(jī)輸入連接，用于存儲(chǔ)數(shù)字音頻編碼中的狀態(tài)碼；

所述波形生成模塊，用于生成波形數(shù)據(jù)；

所述數(shù)據(jù)編碼模塊，用于將狀態(tài)碼存儲(chǔ)器存儲(chǔ)的狀態(tài)碼和波形生成模塊生成波形數(shù)據(jù)進(jìn)行協(xié)議編碼；

所述時(shí)鐘分頻模塊，用于產(chǎn)生協(xié)議輸出模塊所需的位時(shí)鐘；

所述幅度調(diào)整模塊，用于對(duì)數(shù)據(jù)編碼模塊生成的數(shù)據(jù)進(jìn)行幅度調(diào)整，存放在臨時(shí)RAM存儲(chǔ)器中進(jìn)行存儲(chǔ)；

所述協(xié)議輸出模塊，其在時(shí)鐘分頻模塊提供的位時(shí)鐘的驅(qū)動(dòng)下，依次將幅度調(diào)整后的數(shù)據(jù)傳輸至數(shù)模轉(zhuǎn)換器。

優(yōu)選的，所述信號(hào)調(diào)理電路包括增益調(diào)整電路和單端差分切換電路；

所述增益調(diào)整電路，用于對(duì)數(shù)模轉(zhuǎn)換器輸出的信號(hào)電平進(jìn)行增益調(diào)整，使輸出電平滿(mǎn)足0～5V的范圍；

所述單端差分切換電路，用于切換輸出音頻信號(hào)的傳輸方式，滿(mǎn)足不同音頻協(xié)議標(biāo)準(zhǔn)的要求。

優(yōu)選的，所述數(shù)模轉(zhuǎn)換器采用高精度數(shù)模轉(zhuǎn)換器。

基于電平自定義多協(xié)議數(shù)字音頻信號(hào)發(fā)生系統(tǒng)的方法，包括以下步驟：

步驟一，在上位機(jī)軟件設(shè)置界面中選擇數(shù)字音頻信號(hào)的協(xié)議標(biāo)準(zhǔn)，上位機(jī)根據(jù)選定的協(xié)議標(biāo)準(zhǔn)將對(duì)應(yīng)的數(shù)字音頻協(xié)議編碼程序代碼通過(guò)FPGA動(dòng)態(tài)加載接口電路；

步驟二，上位機(jī)軟件設(shè)置界面對(duì)數(shù)字音頻協(xié)議標(biāo)準(zhǔn)設(shè)置配置信息，并將配置信息發(fā)送至FPGA的狀態(tài)碼存儲(chǔ)器中存放；

步驟三，F(xiàn)PGA內(nèi)部進(jìn)行數(shù)字音頻協(xié)議編碼設(shè)置，從狀態(tài)碼存儲(chǔ)器中依次讀取每個(gè)幀的通道狀態(tài)碼，并和波形生成模塊產(chǎn)生的波形數(shù)據(jù)進(jìn)行組合編碼，獲取數(shù)字音頻編碼數(shù)據(jù)流；

步驟四，F(xiàn)PGA根據(jù)上位機(jī)設(shè)定的邏輯電平，對(duì)數(shù)字音頻編碼數(shù)據(jù)流進(jìn)行幅度調(diào)整并存儲(chǔ)在臨時(shí)RAM存儲(chǔ)器中，在時(shí)鐘分頻電路輸出的位時(shí)鐘驅(qū)動(dòng)下，輸出至數(shù)字模擬轉(zhuǎn)換器中；

步驟五，數(shù)字模擬轉(zhuǎn)換器接收幅度調(diào)整后的數(shù)字音頻數(shù)據(jù)流，并進(jìn)行數(shù)模轉(zhuǎn)換，輸出單端或者差分?jǐn)?shù)字音頻信號(hào)波形，并輸出至信號(hào)調(diào)理電路；

步驟六，信號(hào)調(diào)理電路接收單端或者差分?jǐn)?shù)字音頻信號(hào)波形，并對(duì)單端或者差分?jǐn)?shù)字音頻信號(hào)波形進(jìn)行整形濾波，輸出符合數(shù)字音頻信號(hào)協(xié)議標(biāo)準(zhǔn)的數(shù)字音頻信號(hào)。

優(yōu)選的，所述步驟二中，所述配置信息包括每一幀每個(gè)通道的每一位狀態(tài)碼。

優(yōu)選的，所述步驟二中，所述數(shù)字音頻信號(hào)的協(xié)議標(biāo)準(zhǔn)包括AES/EBU或S/PDIF通用數(shù)字音頻協(xié)議以及其他標(biāo)準(zhǔn)的數(shù)字音頻協(xié)議。

優(yōu)選的，所述步驟四中，F(xiàn)PGA利用幅度校準(zhǔn)算法對(duì)數(shù)字音頻數(shù)據(jù)流進(jìn)行幅度調(diào)整。

所述幅度校準(zhǔn)算法具體為：首先根據(jù)設(shè)定的輸出邏輯電平和增益調(diào)整電路對(duì)輸出信號(hào)進(jìn)行分段標(biāo)定，然后比較設(shè)置電壓與萬(wàn)用表測(cè)量的實(shí)際輸出電壓之間的差值，計(jì)算出幅度調(diào)整系數(shù)和偏置值，將其存儲(chǔ)在板載EEPROM中；進(jìn)行幅度調(diào)整時(shí)需根據(jù)設(shè)定的輸出邏輯電平調(diào)用EEPROM中存儲(chǔ)的調(diào)整系數(shù)和偏置量，即可輸出準(zhǔn)確的邏輯電平。

本發(fā)明采用高精度數(shù)模轉(zhuǎn)換器芯片，輸出電壓線性度好，精度高，可以實(shí)現(xiàn)0～+5V電壓之間任意邏輯電平。

通用音頻分析儀數(shù)字音頻發(fā)生方案僅采用+5V、+3.3V、+2.5V等幾種典型邏輯電平輸出信號(hào)。在測(cè)試過(guò)程中，用戶(hù)僅能夠在這幾種邏輯電平下判斷被測(cè)試設(shè)備是否兼容，能夠識(shí)別該邏輯電平，則判斷為兼容，否則判斷為不兼容，僅可以定性分析。

本發(fā)明可以實(shí)現(xiàn)0～+5V電壓的連續(xù)輸出，因此可以給出被測(cè)試設(shè)備對(duì)邏輯電平的兼容能力，能夠測(cè)試得到邏輯高電平的最大值和最小值以及邏輯低電平的最大值和最小值等參數(shù)的量化指標(biāo)，可以實(shí)現(xiàn)定量分析。

上述雖然結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式進(jìn)行了描述，但并非對(duì)本發(fā)明保護(hù)范圍的限制，所屬領(lǐng)域技術(shù)人員應(yīng)該明白，在本發(fā)明的技術(shù)方案的基礎(chǔ)上，本領(lǐng)域技術(shù)人員不需要付出創(chuàng)造性勞動(dòng)即可做出的各種修改或變形仍在本發(fā)明的保護(hù)范圍以?xún)?nèi)。