本申請要求2015年7月3日提交給韓國知識產權局的第10-2015-0095306號的韓國申請的優(yōu)先權，其通過全部引用如前所述的整體來合并于此。

技術領域

本發(fā)明構思的各種實施例總體涉及一種半導體集成電路器件，更具體地，涉及一種時鐘發(fā)生電路和方法以及使用其的半導體裝置和電子系統(tǒng)。

背景技術：

半導體裝置同步于外部時鐘來處理數據。

高速半導體裝置使用延遲鎖定環(huán)(DLL)來產生在其中外部時鐘被延遲特定時間的內部時鐘，以及控制來精確地在外部時鐘的邊沿處輸出數據。

半導體裝置可以產生多相位時鐘信號，所述多相位時鐘信號通過劃分內部時鐘而產生。半導體裝置同步于多相位時鐘信號而以高速精確地輸出數據。因此，如果對高速操作的限制得到改善，則可以高速精確地輸出數據。

劃分的多相位內部時鐘必須被恢復為具有原始周期的內部時鐘，且恢復的時鐘的占空可以受劃分的多相位內部時鐘的相位的影響。

技術實現要素：

根據實施例，可以提供一種時鐘發(fā)生電路。所述時鐘發(fā)生電路可以包括：參考時鐘發(fā)生器，被配置為在偏置碼發(fā)生模式中產生成對的第一參考時鐘；觸發(fā)單元，被配置為從成對的第一參考時鐘產生成對的第二參考時鐘；脈沖檢測器，被配置為基于成對的第二參考時鐘之間的相位差來產生占空檢測信號；校正碼發(fā)生器，被配置為基于占空檢測信號來產生參考校正碼；以及偏置碼發(fā)生器，被配置為基于參考校正碼和預設參考碼來產生偏置碼。

根據實施例，可以提供一種半導體裝置。所述半導體裝置可以包括：時鐘提供單元，被配置為從外部時鐘信號產生多個校準時鐘信號；以及數據輸出單元，被配置為響應于所述多個校準時鐘信號來處理數據。時鐘提供單元可以包括：參考時鐘發(fā)生器，被配置 為在偏置碼發(fā)生模式中產生成對的第一參考時鐘；觸發(fā)單元，被配置為從成對的第一參考時鐘產生成對的第二參考時鐘；脈沖檢測器，被配置為基于成對的第二參考時鐘之間的相位差來產生占空檢測信號；校正碼發(fā)生器，被配置為基于占空檢測信號來產生參考校正碼；以及偏置碼發(fā)生器，被配置為基于參考校正碼和預設參考碼來產生偏置碼。

根據實施例，可以提供一種產生時鐘的方法。所述方法可以包括：在偏置碼發(fā)生模式中基于第一參考時鐘來產生偏置碼；在相位校正碼模式中通過基于偏置碼補償校正碼來產生補償校正碼；以及基于補償校正碼來從多個時鐘信號產生多個校準時鐘信號。

根據實施例，可以提供一種產生時鐘的方法。所述方法可以包括：在偏置碼發(fā)生模式中產生成對的第一參考時鐘；從成對的第一參考時鐘產生成對的第二參考時鐘；基于成對的第二參考時鐘之間的相位差來產生占空檢測信號；基于占空檢測信號來產生參考校正碼；以及基于參考校正碼和預設參考碼來產生偏置碼。

根據實施例，可以提供一種時鐘發(fā)生電路。所述時鐘發(fā)生電路可以包括：相位校正器，被配置為接收多相位時鐘信號并且在相位校正模式期間校正所述多相位時鐘信號的相位。在對多相位時鐘信號執(zhí)行相位校正操作之前并且在相位校正模式之前，所述時鐘發(fā)生電路可以估算存在于所述時鐘發(fā)生電路之內的偏置，然后可以基于估算的偏置來產生偏置碼以用于基于產生的偏置碼來校正多相位時鐘的相位。

附圖說明

圖1是圖示根據實施例的時鐘發(fā)生電路的示例代表的配置圖。

圖2是圖示根據實施例的參考時鐘發(fā)生器的示例代表的配置圖。

圖3是圖示圖2中所示的參考時鐘發(fā)生器的操作的示例代表的時序圖。

圖4A至圖4C是圖示根據實施例的從觸發(fā)單元產生的時鐘信號的示例代表的波形圖。

圖5是圖示根據實施例的脈沖檢測器的示例代表的配置圖。

圖6A至圖6C是圖示根據實施例的校正碼發(fā)生器的示例代表的配置圖。

圖7是圖示根據實施例的偏置碼發(fā)生器的示例代表的配置圖。

圖8是圖示根據實施例的補償器的示例代表的配置圖。

圖9圖示根據實施例的差分信號發(fā)生器的示例代表的配置圖。

圖10是圖示根據實施例的相位校正器的示例代表的配置圖。

圖11是圖示根據實施例的在校正碼發(fā)生器中產生的控制信號和儲存信號的示例代表的時序圖。

圖12是圖示根據實施例的時鐘發(fā)生電路的示例代表的配置圖。

圖13是圖示根據實施例的補償器的示例代表的配置圖。

圖14是圖示根據實施例的半導體裝置的示例代表的配置圖。

圖15是圖示根據實施例的電子系統(tǒng)的示例代表的配置圖。

具體實施方式

以下將參照附圖來描述實施例的各種示例。在本文中參照剖視圖來描述實施例的各種示例，所述剖視圖是實施例(以及中間結構)的示例的示意圖。照此，可以預期到由于例如制造技術和/或公差而導致的圖示形狀上的變化。因此，不應將實施例解釋為局限于本文中所示的特定形狀，而是可以包括由于例如制造導致的形狀上的偏差。在附圖中，為了清楚起見，可以對層和區(qū)域的長度和尺寸進行放大。附圖中的相同的附圖標記指代相同的元件。還要理解的是，當一層被稱為在另一層或襯底“上”時，其可以是直接在所述另一層或襯底上，或者也可以存在中間層。還要注意的是，在本說明書中，“連接/耦接”不僅指一個組件直接耦接到另一個組件，還指通過中間組件耦接到另一個組件。此外，只要未明確提及，則單數形式可以包括復數形式，反之亦然。

圖1是圖示根據實施例的時鐘發(fā)生電路的示例代表的配置圖。

根據實施例的時鐘發(fā)生電路10可以包括參考時鐘發(fā)生器110、觸發(fā)單元120、脈沖檢測器130、校正碼發(fā)生器140、偏置碼發(fā)生器150、補償器160、差分信號發(fā)生器170和相位校正器180。

在實施例中，在延遲鎖定環(huán)(DLL)鎖定之后、通過差分信號發(fā)生器170產生的多相位時鐘信號ICLK、QCLK、ICLKB、QCLKB被校正之前，時鐘發(fā)生電路10可以預先估算可能存在于該時鐘發(fā)生電路10中的偏置。時鐘發(fā)生電路10可以通過將基于估算的偏置的偏置碼Offset code反映至在校正碼發(fā)生器140中產生的校正碼I-IB code、Q-QB code和I-Q code來產生補償校正碼I-IB code_N、Q-QB code_N、I-Q code_N。時鐘發(fā)生電路10可以基于補償校正碼I-IB code_N、Q-QB code_N、I-Q code_N來校準多相位時鐘信號ICLK、QCLK、ICLKB和QCLKB的相位。

產生偏置碼Offset code的操作可以指偏置碼發(fā)生模式，而校準多相位時鐘ICLK、QCLK、ICLKB和QCLKB的相位的操作可以指相位校正模式。

這里，偏置碼發(fā)生模式中的觸發(fā)單元120的輸出信號RCLK和FCLK可以指第二上升參考時鐘RCLK和第二下降參考時鐘FCLK。相位校正模式中的觸發(fā)單元120的輸出信號RCLK和FCLK可以指上升時鐘信號RCLK和下降時鐘信號FCLK。這是為了劃分偏置碼發(fā)生模式的操作和相位校正模式的操作。對用于輸出信號RCLK和FCLK的術語的劃分是因為偏置碼發(fā)生模式中的第二上升參考時鐘RCLK和第二下降參考時鐘FCLK與相位校正模式中的上升時鐘信號RCLK和下降時鐘信號FCLK基本上通過相同的路徑形成。

首先，將描述偏置碼發(fā)生模式。

在DLL鎖定之后，參考時鐘發(fā)生器110可以響應于內部時鐘信號CK來產生具有精確的相位關系的成對的第一參考時鐘Ref_RCLK和Ref_FCLK。該成對的第一參考時鐘Ref_RCLK和Ref_FCLK可以包括第一上升參考時鐘Ref_RCLK和第一下降參考時鐘Ref_FCLK，并且可以經由相位校正器180而被提供至觸發(fā)單元120。

經由相位校正器180將成對的第一參考時鐘Ref_RCLK和Ref_FCLK提供至觸發(fā)單元120要通過與要被實質上相位校正的多相位時鐘信號ICLK、QCLK、ICLKB和QCLKB的傳輸路徑相同的路徑來傳輸在偏置碼發(fā)生模式中使用的成對的第一參考時鐘Ref_RCLK和Ref_FCLK。因此，成對的第一參考時鐘Ref_RCLK和Ref_FCLK可以經由相位校正器180而通過與多相位時鐘信號ICLK、QCLK、ICLKB和QCLKB至觸發(fā)單元120的傳輸路徑相同的路徑而被傳輸至觸發(fā)單元120。

觸發(fā)單元120可以產生第二上升參考時鐘RCLK，第二上升參考時鐘RCLK同步于第一上升參考時鐘Ref_RCLK的上升沿而上升，并且同步于第一下降參考時鐘Ref_FCLK的上升沿而下降。觸發(fā)單元120可以產生第二下降參考時鐘FCLK，第二下降參考時鐘FCLK同步于第一上升參考時鐘Ref_RCLK的上升沿而下降并且同步于第一下降參考時鐘Ref_FCLK的上升沿而上升。

第二參考時鐘RCLK和FCLK可以被提供至脈沖檢測器130，以及脈沖檢測器130可以通過檢測第二上升參考時鐘RCLK與第二下降參考時鐘FCLK之間的相位差來產生占空檢測信號DCDOUT。在實施例中，當在相位校正器180和/或觸發(fā)單元120或從相位校正器180至觸發(fā)單元120的輸出端子的路徑中因延遲等而不存在偏置時，第二上升參考時鐘RCLK和第二下降參考時鐘FCLK可以具有相同的脈沖寬度。然而，當在相位校正器180和/或觸發(fā)單元120或從相位校正器180至觸發(fā)單元120的輸出端子的路徑中 存在偏置時，第二上升參考時鐘RCLK和第二下降參考時鐘FCLK可以具有彼此不同的脈沖寬度。

校正碼發(fā)生器140可以響應于占空檢測信號DCDOUT來產生參考校正碼CAL code。

偏置碼發(fā)生器150可以基于預設參考碼Start code和參考校正碼CAL code來產生偏置碼Offset code。

即，根據實施例的時鐘發(fā)生電路10可以產生成對的第二參考時鐘RCLK和FCLK，成對的第二參考時鐘RCLK和FCLK與具有精確的相位關系的成對的第一參考時鐘Ref_RCLK和Ref_FCLK同步。時鐘發(fā)生電路10可以基于第二參考時鐘RCLK和FCLK之間的占空比來產生參考校正碼CAL code。可以將參考校正碼CAL code與參考碼Start code進行比較，以及可以根據比較結果產生偏置碼。

當在相位校正器180和/或觸發(fā)單元120或從相位校正器180至觸發(fā)單元120的輸出端子的路徑中不存在偏置時，可以產生與參考碼Start code相同的參考校正碼CAL code。當在相位校正器180和/或觸發(fā)單元120或從相位校正器180至觸發(fā)單元120的輸出端子的路徑中存在偏置時，可以產生與參考碼Start code不同的參考校正碼CAL code，以及參考校正碼CAL code與參考碼Start code之差可以被產生作為偏置碼Offset code。

在產生偏置碼Offset code之后，可以執(zhí)行用于多相位時鐘信號ICLK、QCLK、ICLKB和QCLKB的相位校正模式。

用于多相位時鐘信號ICLK、QCLK、ICLKB和QCLKB的相位校正操作可以包括用于產生補償第一校正碼的操作、用于產生補償第二校正碼的操作以及用于產生補償第三校正碼的操作。

可以基于第一校正碼I-IB code和偏置碼Offset code來產生補償第一校正碼I-IB code_N。可以在第一補償校正碼I-IB code_N被輸出的同時來產生補償第二校正碼Q-QB code_N，且可以基于第二校正碼Q-QB code和偏置碼Offset code來產生補償第二校正碼Q-QB code_N?？梢栽诘诙a償校正碼Q-QB code_N被輸出的同時來產生補償第三校正碼I-Q code_N，且可以基于第三校正碼I-Q code和偏置碼Offset code來產生補償第三校正碼I-Q code_N。補償第三校正碼I-Q code_N可以被輸出，且可以基于補償第一校正碼至補償第三校正碼I-IB code_N、Q-QB code_N和I-Q code_N來執(zhí)行針對第一時鐘信號至第四時鐘信號ICLK、ICLKB、QCLK和QCLKB的校準。

在實施例中，第一時鐘信號ICLK可以被延遲預設時間，然后被產生作為第一校準 時鐘信號ICLKD。第二時鐘信號ICLKB可以基于補償第一校正碼I-IB code_N而被延遲，然后被產生作為第二校準時鐘信號ICLKBD。第三時鐘信號QCLK可以基于補償第三校正碼I-Q code_N而被延遲，然后被產生作為第三校準時鐘信號QCLKD。第四時鐘信號QCLKB可以基于補償第二校正碼Q-QB code_N和補償第三校正碼I-Q code_N而被延遲，然后被產生作為第四校準時鐘信號QCLKBD。

用于產生補償第一校正碼至補償第三校正碼I-IB code_N、Q-QB code_N和I-Q code_N的操作可以實質上通過相同的方法來執(zhí)行，以及以下將描述產生補償第一校正碼I-IB code_N的操作以及例如通過所述產生操作的針對第二時鐘信號ICLKB的相位校正操作。

在DLL鎖定之后，差分信號發(fā)生器170可以通過產生鎖定的第一內部時鐘ICLK_DLL與鎖定的第二內部時鐘QCLK_DLL的差分信號來產生第一時鐘信號至第四時鐘信號ICLK、ICLKB、QCLK和QCLKB。

第一時鐘信號至第四時鐘信號ICLK、ICLKB、QCLK和QCLKB可以被提供至相位校正器180。相位校正器180可以產生第一校準時鐘信號至第四校準時鐘信號ICLKD、ICLKBD、QCLKD和QCLKBD。第一校準時鐘信號至第四校準時鐘信號ICLKD、ICLKBD、QCLKD和QCLKBD可以被提供至觸發(fā)單元120。

觸發(fā)單元120可以通過觸發(fā)第一校準時鐘信號ICLKD和第二校準時鐘信號ICLKBD來產生上升時鐘信號RCLK和下降時鐘信號FCLK。

脈沖檢測器130可以基于上升時鐘信號RCLK與下降時鐘信號FCLK之間的占空比之差來輸出占空檢測信號DCDOUT。

校正碼發(fā)生器140可以響應于占空檢測信號DCDOUT來產生第一校正碼I-IB code。

補償器160可以通過將先前產生的偏置碼Offset code反映至在校正碼發(fā)生器140中產生的第一校正碼I-IB code來產生補償第一校正碼I-IB code_N。

相位校正器180可以通過將第一時鐘信號ICLK延遲特定時間來產生第一校準時鐘信號ICLKD。相位校正器180可以通過基于補償第一校正碼I-IB code_N校正第二時鐘信號ICLKB的相位來產生第二校準時鐘信號ICLKBD。

用于產生補償第二校正碼Q-QB code_N和補償第三校正碼I-Q code_N的操作可以實質上通過相同的方法來執(zhí)行。

即，可以通過利用偏置碼Offset code補償第二校正碼Q-QB code來產生補償第二校正碼Q-QB code_N。因此，第四時鐘信號QCLKB的相位可以被第一校正。

可以通過利用偏置碼Offset code補償第三校正碼I-Q code來產生補償第三校正碼I-Q code_N。相應地，可以通過校正第三時鐘信號QCLK的相位來產生第三校準時鐘信號QCLKD。同時地，可以通過利用補償第三校正碼I-Q code_N來第二校正被第一校正了的第四時鐘信號QCLKB的相位以產生第四校準時鐘信號QCLKB。

在DLL鎖定之后、對多相位時鐘信號ICLK、ICLKB、QCLK和QCLKB執(zhí)行相位校正之前，實施例的時鐘發(fā)生電路10可以估算可能存在于時鐘發(fā)生電路10中(例如，在相位校正器180中和/或觸發(fā)單元120中或從相位校正器180至觸發(fā)單元120的輸出端子的路徑中)的偏置，并基于估算的偏置來產生偏置碼Offset code。

時鐘發(fā)生電路10可以通過將偏置碼Offset code反映至第一校正碼至第三校正碼I-IB code、Q-QB code和I-Q code來產生補償第一校正碼至補償第三校正碼I-IB code_N、Q-QB code_N和I-Q code_N。時鐘發(fā)生電路10可以基于補償第一校正碼至補償第三校正碼I-IB code_N、Q-QB code_N和I-Q code_N來校準多相位時鐘信號的相位。

圖2是圖示根據實施例的參考時鐘發(fā)生器的示例代表的配置圖，以及圖3是圖2中所示的參考時鐘發(fā)生器的操作時序圖的示例代表。

參考時鐘發(fā)生器110可以被配置為產生具有精確的相位關系的第一上升參考時鐘Ref_RCLK和第一下降參考時鐘Ref_FCLK。

在實施例中，參考時鐘發(fā)生器110可以包括上升參考時鐘發(fā)生單元112和下降參考時鐘發(fā)生單元118。

上升參考時鐘發(fā)生單元112可以響應于內部時鐘信號CK而通過將其輸出節(jié)點的信號經由第一反相單元114輸入至其輸入節(jié)點來產生第一上升參考時鐘Ref_RCLK。

下降參考時鐘發(fā)生單元118可以響應于內部時鐘信號CK而通過將上升參考時鐘發(fā)生單元112的輸出節(jié)點的信號經由第一反相單元114和第二反相單元116輸入至其輸入節(jié)點來產生第一下降參考時鐘Ref_FCLK。

上升參考時鐘發(fā)生單元112和下降參考時鐘發(fā)生單元118可以被配置為具有相同的延遲量或基本上相同的延遲量。例如，上升參考時鐘發(fā)生單元112和下降參考時鐘發(fā)生單元118可以被配置為包括D觸發(fā)器，但是這不局限于此。

從圖3中可以看出，第一上升參考時鐘Ref_RCLK和第一下降參考時鐘Ref_FCLK可以響應于內部時鐘信號CK來產生。第一上升參考時鐘Ref_RCLK和第一下降參考時鐘Ref_FCLK可以通過延遲上升參考時鐘發(fā)生單元112和下降參考時鐘發(fā)生單元118的延遲量tCQR來輸出。第一上升參考時鐘Ref_RCLK和第一下降參考時鐘Ref_FCLK可以具有為內部時鐘信號的一個周期(1＊tCK)的精確相位差。

圖4A至圖4C是圖示從觸發(fā)單元產生的時鐘信號的示例代表的波形圖。

在偏置碼發(fā)生操作中，觸發(fā)單元120可以從第一參考時鐘Ref_RCLK和Ref_FCLK產生第二參考時鐘RCLK和FCLK。在相位校正操作中，觸發(fā)單元120可以接收第一校準時鐘信號至第四校準時鐘信號ICLKD、ICLKBD、QCLKD和QCLKBD并且產生上升時鐘信號RCLK和下降時鐘信號FCLK。

在相位校正操作中，如圖4A中所示，觸發(fā)單元120可以從第一時鐘信號ICLK和第二時鐘信號ICLKB產生上升時鐘信號RCLK和下降時鐘信號FCLK。

如圖4B中所示，觸發(fā)單元120可以從第三時鐘信號QCLK和第四時鐘信號QCLKB產生上升時鐘信號RCLK和下降時鐘信號FCLK。

如圖4C中所示，觸發(fā)單元120可以從第一時鐘信號至第四時鐘信號ICLK、ICLKB、QCLK和QCLKB產生上升時鐘信號RCLK和下降時鐘信號FCLK。

圖5是圖示根據實施例的脈沖檢測器的示例代表的配置圖。

對于在其中從觸發(fā)單元120產生的上升時鐘信號RCLK和下降時鐘信號FCLK是邏輯低電平的時段，根據實施例的脈沖檢測器130可以在信號儲存單元C11和C13中累積電荷。對于在其中上升時鐘信號RCLK和下降時鐘信號FCLK是邏輯高電平的時段，脈沖檢測器130可以通過放電操作來使信號儲存節(jié)點OUTN和OUTP的電壓電平下降。脈沖檢測器130可以在信號儲存節(jié)點OUTN與OUTP之間的電壓差顯著大時通過檢測電壓差來產生占空檢測信號DCDOUT。

在實施例中，脈沖檢測器130可以被配置為包括如圖5中所示的放大器1301和比較器1303。

放大器1301可以包括被配置為響應于驅動信號EN來操作該放大器1301的第一開關元件P11和第四開關元件P14。

第二開關元件P12可以耦接在電源電壓端子與第一信號儲存節(jié)點OUTN之間，且 根據施加至第二信號儲存節(jié)點OUTP的電壓電平來驅動。第三開關元件P13可以耦接在電源電壓端子與第二信號儲存節(jié)點OUTP之間，且響應于施加至第一信號儲存節(jié)點OUTN的電壓電平來驅動。

第一信號儲存單元C11和第二信號儲存單元C13可以由具有相同的電荷容量或基本上相同的電荷容量的電容器來配置。

第五開關元件N11可以耦接至第一信號儲存節(jié)點OUTN且響應于上升時鐘信號RCLK來驅動。第六開關元件N12可以耦接至第二信號儲存節(jié)點OUTP且響應于下降時鐘信號FCLK來驅動。

第七開關元件N13可以具有串聯耦接至第五開關元件N11的一端且可以根據施加至第二信號儲存節(jié)點OUTP的電勢電平來驅動。第八開關元件N14可以具有串聯耦接至第六開關元件N12的一端且可以根據施加至第一信號儲存節(jié)點OUTN的電勢電平來驅動。

根據驅動信號EN來驅動的第九開關元件N15和電流源IS可以耦接在第七開關元件N13的另一端和第八開關元件N14的另一端與接地端子之間。

因此，放大器1301可以通過驅動信號EN來驅動，以及對于在其中上升時鐘信號RCLK和下降時鐘信號FCLK是邏輯低電平的時段，在信號儲存單元C11和C13中可以累積電荷。對于在其中上升時鐘信號RCLK和下降時鐘信號FCLK是邏輯高電平的時段，信號儲存節(jié)點OUTN和OUTP的電壓可以下降。因此，與上升時鐘信號RCLK與下降時鐘信號FCLK之間的脈沖寬度差相對應的電勢電平可以被施加至第一信號儲存節(jié)點OUTN和第二信號儲存節(jié)點OUTP。

當第一信號儲存節(jié)點OUTN與第二信號儲存節(jié)點OUTP之間的電壓電平差顯著大時，比較器1303可以通過將第一信號儲存節(jié)點OUTN的電壓電平與第二信號儲存節(jié)點OUTP的電壓電平進行比較來輸出占空檢測信號DCDOUT。例如，比較器1303可以具有使用NAND門131和133的鎖存結構，例如，SR鎖存結構，但是比較器1303的結構不局限于此。

圖6A至圖6C是圖示根據實施例的校正碼發(fā)生器的示例代表的配置圖。

圖6A圖示校正碼發(fā)生器140的示例代表。校正碼發(fā)生器140可以被配置為在偏置碼發(fā)生操作中產生參考校正碼CAL code以及在相位校正操作中產生第一校正碼至第三校正碼I-IB code、Q-QB code和I_Q code。

在實施例中，校正碼發(fā)生器140可以包括例如但不限于逐次逼近寄存器(SAR)141， 逐次逼近寄存器141被配置為通過接收占空檢測信號DCDOUT來產生控制信號SARDONE，將占空檢測信號DCDOUT轉換為N位信號，以及輸出轉換后的N位信號(即，“N”)。

校正碼發(fā)生器140還可以包括如圖6B和6C中所示的儲存信號發(fā)生單元147和選通信號發(fā)生單元149。

參照圖6B，儲存信號發(fā)生單元147可以響應于控制信號SARDONE來產生儲存信號Store<0:3>。在實施例中，儲存信號發(fā)生單元147可以包括串聯耦接的多個延遲單元1471、1472、1473和1474，響應于控制信號SARDONE來驅動，以及使用電源電壓信號作為輸入信號。

控制信號SARDONE可以是在預定時段中產生的脈沖信號，以及可以被配置為在相位校正模式中產生。

第一儲存信號至第四儲存信號Store<0:3>可以從延遲單元1471、1472、1473和1474的輸出端子輸出。因此，第一儲存信號至第四儲存信號Store<0:3>可以在作為脈沖信號的控制信號SARDONE被輸出時被順序地使能。

參照圖6C，選通信號發(fā)生單元149可以被配置為每當儲存信號Store<0:3>被順序地使能時產生選通信號RSTB_SAR。在實施例中，選通信號發(fā)生單元149可以包括第一反相延遲單元至第四反相延遲單元1491、1493、1495和1497和第一脈沖發(fā)生單元至第四脈沖發(fā)生單元1492、1494、1496和1498以及輸出單元1499。

第一反相延遲單元1491可以反相延遲第一儲存信號Store<0>。第一脈沖發(fā)生單元1492可以從第一儲存信號Store<0>和反相延遲的第一儲存信號產生第一選通脈沖。

第二反相延遲單元1493可以反相延遲第二儲存信號Store<1>。第二脈沖發(fā)生單元1494可以從第二儲存信號Store<1>和反相延遲的第二儲存信號產生第二選通脈沖。

第三反相延遲單元1495可以反相延遲第三儲存信號Store<2>。第三脈沖發(fā)生單元1496可以從第三儲存信號Store<2>和反相延遲的第三儲存信號產生第三選通脈沖。

第四反相延遲單元1497可以反相延遲第四儲存信號Store<3>。第四脈沖發(fā)生單元1498可以從第四儲存信號Store<3>和反相延遲的第四儲存信號產生第四選通脈沖。

輸出單元1499可以從第一選通脈沖至第四選通脈沖產生選通信號RSTB_SAR，所述第一選通脈沖至第四選通脈沖從第一脈沖發(fā)生單元至第四脈沖發(fā)生單元1492、1494、 1496和1498產生。

重新參考圖6A，校正碼發(fā)生器140可以包括SAR 141、第一鎖存器至第四鎖存器143-1、143-2、143-3和143-4以及第一輸出單元至第三輸出單元145-1、145-2和145-3。SAR 141可以接收選通信號RSTB_SAR。

從SAR 141輸出的N位信號可以被臨時儲存在第一鎖存器至第四鎖存器143-1、143-2、143-3和143-4中。

當儲存信號Store<0:3>全部都被禁止時，第一鎖存器143-1的N位輸出信號可以被輸出作為參考校正碼CAL code。

第二儲存信號Store<1>可以在其中第一儲存信號Store<0>被使能的狀態(tài)中經過預定時間之后被使能，以及第一輸出單元145-1可以從儲存在第一鎖存器143-1中的N位信號和儲存在第二鎖存器143-2中的N位信號產生第一校正碼I-IB code。

第三儲存信號Store<2>可以在其中第一儲存信號Store<0>和第二儲存信號Store<1>被使能的狀態(tài)中經過預定時間之后被使能，以及第二輸出單元145-2可以從儲存在第三鎖存器143-3中的N位信號產生第二校正碼Q-QB code。

第四儲存信號Store<3>可以在其中第一儲存信號Store<0>、第二儲存信號Store<1>、第三儲存信號Store<2>被使能的狀態(tài)中經過預定時間之后被使能，以及第三輸出單元145-3可以從儲存在第四鎖存器143-4中的N位信號產生第三校正碼I-Q code。

在實施例中，第一輸出單元145-1可以包括第一反相單元1451、第一比較單元1452和第二比較單元1453以及組合單元1454。第一反相單元1451可以被配置為將第一儲存信號Store<0>反相。第一比較單元1452可以被配置為將第一鎖存器143-1的輸出信號與第一反相單元1451的輸出信號進行比較。第二比較單元1453可以被配置為將第二鎖存器143-2的輸出信號與第一儲存信號Store<0>進行比較。組合單元1454可以被配置為通過將第一比較單元1452的輸出信號與第二比較單元1453的輸出信號進行組合來產生第一校正碼I-IB code。

在實施例中，第二輸出單元145-2可以包括：第三比較單元1456，被配置為將第三鎖存器143-3的輸出信號與第二儲存信號Store<1>進行比較；以及第二反相單元1457，被配置為通過將第三比較單元1456的輸出信號反相來產生第二校正碼Q-QB code。

在實施例中，第三輸出單元145-3可以包括：第四比較單元1458，被配置將第四鎖存器143-4的輸出信號與第三儲存信號Store<2>進行比較；以及第三反相單元1459，被 配置為通過將第四比較單元1458的輸出信號反相來產生第三校正碼I-Q code。

因此，在儲存信號Store<0:3>全部都被禁止的偏置碼發(fā)生模式中，可以產生參考校正碼CAL code，且可以執(zhí)行偏置碼發(fā)生操作。

在相位校正模式中，可以在第一儲存信號Store<0>和第二儲存信號Store<1>被順序使能時產生第一校正碼I-IB code，可以在第三儲存信號Store<2>被使能時產生第二校正碼Q-QB code，以及可以在第四儲存信號Store<3>被使能時產生第三校正碼I-Q code。

圖7是圖示根據實施例的偏置碼發(fā)生器的示例代表的配置圖。

參照圖7，根據實施例的偏置碼發(fā)生器150可以包括減法器151和輸出單元153。

減法器151可以執(zhí)行關于N位參考碼Start code與N位參考校正碼CAL code之差的操作。

輸出單元153可以響應于第一儲存信號Store<0>來輸出減法器151的輸出信號作為偏置碼Offset code。

因此，在偏置碼發(fā)生模式中，偏置碼Offset code可以已經被儲存在輸出單元153中，以及可以不被輸出直到時鐘發(fā)生電路進入相位校正模式為止。當時鐘發(fā)生電路10進入相位校正模式，然后第一儲存信號Store<0>被使能時，偏置碼Offset code可以從偏置碼發(fā)生器150輸出并且被提供至補償器160。

圖8是圖示根據實施例的補償器的示例代表的配置圖。

根據實施例的補償器160可以被配置為包括第一加法器至第三加法器161、163和165以及第一輸出單元至第三輸出單元162、164和166。

第一加法器161可以執(zhí)行例如加法運算以將偏置碼Offset code反映至第一校正碼I-IB code。第一輸出單元162可以響應于第二儲存信號Store<1>來輸出第一校正碼I-IB code和第一加法器161的輸出信號中的一個作為補償第一校正碼I-IB code_N。

第二加法器163可以執(zhí)行例如加法運算以將偏置碼Offset code反映至第二校正碼Q-QB code。第二輸出單元164可以響應于第三儲存信號Store<2>來輸出第二校正碼Q-QB code和第二加法器163的輸出信號中的一個作為補償第二校正碼Q-QB code_N。

第三加法器165可以執(zhí)行例如加法運算以將偏置碼反映至第三校正碼I-Q code。第三輸出單元166可以響應于第四儲存信號Store<3>來輸出第三校正碼I-Q code和第三加 法器165的輸出信號中的一個作為補償第三校正碼I-Q code_N。

因此，當第一儲存信號Store<0>被使能時，偏置碼Offset code可以從偏置碼發(fā)生器150輸出并且被提供至補償器160?？梢杂嬎阍谄渲衅么aOffset code通過第一加法器161而被反映至第一校正碼I-IB code的補償第一校正碼I-IB code_N。

當第二儲存信號Store<1>被使能時，從第一加法器161提供的補償第一校正碼I-IB code_N可以通過第一輸出單元162而被輸出。同時，可以計算在其中偏置碼Offset code通過第二加法器163而被反映至第二校正碼Q-QB code的補償第二校正碼Q-QB code_N。

當第三儲存信號Store<2>被使能時，從第二加法器163提供的補償第二校正碼Q-QB code_N可以通過第二輸出單元164而被輸出。同時，可以計算在其中偏置碼Offset code通過第三加法器165而被反映至第三校正碼I-Q code的補償第三校正碼I-Q code_N。

當第四儲存信號Store<3>被使能時，從第三加法器165提供的補償第三校正碼I-Q code_N可以通過第三輸出單元166而被輸出。

圖9是圖示根據實施例的差分信號發(fā)生器的示例代表的配置圖。

根據實施例的差分信號發(fā)生器170可以在DLL鎖定之后操作，且可以包括第一信號發(fā)生單元171、第二信號發(fā)生單元172、第三信號發(fā)生單元173和第四信號發(fā)生單元174。

第一信號發(fā)生單元171可以被配置為從鎖定的第一內部時鐘ICLK_DLL產生第一時鐘信號ICLK。

第二信號發(fā)生單元172可以被配置為從鎖定的第一內部時鐘ICLK_DLL產生具有與第一時鐘信號ICLK相反的相位的第二時鐘信號ICLKB。

第三信號發(fā)生單元173可以被配置為從鎖定的第二內部時鐘QCLK_DLL產生第三時鐘信號QCLK，所述鎖定的第二內部時鐘QCLK_DLL從鎖定的第一內部時鐘ICLK_DLL延遲了特定時間。

第四信號發(fā)生單元174可以被配置為從鎖定的第二內部時鐘QCLK_DLL產生具有與第三時鐘信號QCLK相反的相位的第四時鐘信號QCLKB。

在實施例中，第一信號發(fā)生單元至第四信號發(fā)生單元171、172、173和174可以被設計為具有相同的延遲時間或基本上相同的延遲時間。

偏置碼Offset code可以通過以上描述的偏置碼發(fā)生過程來產生，以及補償第一校正碼至補償第三校正碼I-IB code_N、Q-QB code_N和I-Q code_N可以通過將偏置碼Offset code反映至第一校正碼至第三校正碼I-IB code、Q-QB code和I-Q code來產生。第一時鐘信號至第四時鐘信號ICLK、ICLKB、QCLK和QCLKB可以從圖9中所示的差分信號發(fā)生器170產生。相位校正器180可以通過基于補償第一校正碼至補償第三校正碼I-IB code_N、Q-QB code_N和I-Q code_N校正第一時鐘信號至第四時鐘信號ILCK、ICLKB、QCLK和QCLKB的相位來產生第一校準時鐘信號至第四校準時鐘信號ICLKD、ICLKBD、QCLKD和QCLKBD。

圖10是圖示根據實施例的相位校正器的示例代表的配置圖。

根據實施例的相位校正器180可以包括第一校準單元181、第二校準單元182、第三校準單元183和第四校準單元184。

第一校準單元181可以包括第一選擇器1811和第一延遲電路1812。第一選擇器1811可以響應于第一儲存信號Store<0>來選擇第一上升參考時鐘Ref_RCLK和第一時鐘信號ICLK中的一個作為輸出信號。當儲存信號Store<0:3>全部都被禁止(即，在偏置碼發(fā)生模式中)時，第一選擇器1811可以選擇第一上升參考時鐘Ref_RCLK并且輸出選中的第一上升參考時鐘Ref_RCLK。在其中第一儲存信號store<0>變?yōu)楦唠娖降南辔恍ＵＪ街?，第一選擇器1811可以選擇第一時鐘信號ICLK并且輸出選中的第一時鐘信號ICLK。第一延遲電路1812可以通過將第一選擇器1811的輸出信號延遲特定時間來輸出第一校準時鐘信號ICLKD。第一延遲電路1812可以包括具有預定延遲值的第一延遲單元1813和第二延遲單元1814，但是第一延遲電路1812不局限于此。

第二校準單元182可以包括第二選擇器1821和第二延遲電路1822。第二選擇器1821可以響應于第一儲存信號Store<0>來選擇第一下降參考時鐘Ref_FCLK和第二時鐘信號ICLKB中的一個作為輸出信號。當儲存信號Store<0:3>全部都被禁止(即，在偏置碼發(fā)生模式中)時，第二選擇器1821可以選擇第一下降參考時鐘Ref_FCLK并且輸出選中的第一下降參考時鐘Ref_FCLK。在其中第一儲存信號store<0>變?yōu)楦唠娖降南辔恍ＵＪ街校诙x擇器1821可以選擇第二時鐘信號ICLKB并且輸出選中的第二時鐘信號ICLKB。第二延遲電路1822可以通過響應于補償第一校正碼I-IB code_N而延遲第二選擇器1821的輸出信號來輸出第二校準時鐘信號ICLKBD。第二延遲電路1822可以包括第三延遲單元1823，第三延遲單元1823被配置為將第二選擇器1821的輸出信號延遲由補償第一校正碼I-IB code_N所確定的時間。第二延遲電路1822還可以包括第四延遲單元1824，第四延遲單元1824被配置為通過將第三選擇器1823的輸出信號延遲預定時間來輸出第二校準時鐘信號ICLKBD。第三延遲單元1823和第四延遲單元1824的延遲次 序不局限于此。

第三校準單元183可以包括第三選擇器1831和第三延遲電路1832。第三選擇器1831可以被配置為輸出第四時鐘信號QLCKB。第三延遲電路1823可以包括：第五延遲單元1833，被配置為通過補償第二校正碼Q-QB code_N來第一校正第四時鐘信號QCLKB；以及第六延遲單元1834，被配置為通過利用補償第三校正碼I-Q code_N第二校正第四時鐘信號QCLKB來產生第四校準時鐘信號QCLKBD。

第四校準單元184可以包括第四選擇器1841和第四延遲電路1842。第四選擇器1841可以被配置為輸出第三時鐘信號QLCK。第四延遲電路1842可以包括：第七延遲單元1843，被配置為在針對第四時鐘信號QCLKB的第一校正期間延遲第三時鐘信號QCLK；以及第八延遲單元1844，被配置為通過利用補償第三校正碼I-Q code_N校正第三時鐘信號QCLK來產生第三校準時鐘信號QCLKD。

在第一時鐘信號ICLK通過第一延遲單元1813而被延遲預定時間的同時，相位校正器180可以通過第三延遲單元1823來利用補償第一校正碼I-IB code_N延遲第二時鐘信號ICLKB，通過第五延遲單元1833來利用補償第二校正碼Q-QB code_N延遲第四時鐘信號QCLKB，以及通過第七延遲單元1843來將第三時鐘信號QCLK延遲預定時間。

相位校正器180可以通過經由第二延遲單元1814將第一時鐘信號ICLK延遲預定時間來產生第一校準時鐘信號ICLKD，同時，相位校正器180可以通過經由第四延遲單元1824將第三延遲單元1823的輸出信號延遲預定時間來產生第二校準時鐘信號ICLKBD，經由第六延遲單元1834而通過利用補償第三校正碼I-Q code_N延遲第五延遲單元1833的輸出信號來產生第四校準時鐘信號QCLKBD，以及經由第八延遲單元1844而通過利用補償第三校正碼I-Q code_N延遲第七延遲單元1843的輸出信號來產生第三校準時鐘信號QCLKD。

圖11是圖示在校正碼發(fā)生器中產生的控制信號和儲存信號的示例代表的時序圖。將參照圖1至圖10以及下面的圖11來描述根據實施例的時鐘發(fā)生電路的相位校正操作。圖11也圖示了選通信號RSTB_SAR。

在偏置碼發(fā)生模式中(即，在SAR 141中產生控制信號SARDONE之前)，儲存信號Store<0:3>全部都處于禁止狀態(tài)。

脈沖檢測器130可以根據從具有精確相位關系的成對的第一參考時鐘Ref_RCLK和Ref_FCLK產生的成對的第二參考時鐘RCLK與FCLK之間的脈沖寬度差來產生占空檢測信號DCDOUT。校正碼發(fā)生器140可以從占空檢測信號DCDOUT產生參考校正碼 CAL code。

因此，偏置碼發(fā)生器150可以通過參考校正碼CAL code與參考碼Start code之間的比較來產生偏置碼Offset code。

當開始產生控制信號SARDONE且第一儲存信號Store<0>被使能時，校正碼發(fā)生器140可以產生第一校正碼I-IB code，以及補償器160可以通過將偏置碼Offset code反映至第一校正碼I-IB code來計算補償第一校正碼I-IB code_N。

當第二儲存信號Store<1>被使能時，補償器160可以輸出補償第一校正碼I-IB code_N。校正碼發(fā)生器140可以產生第二校正碼Q-QB code，以及補償器160可以通過將偏置碼Offset code反映至第二校正碼Q-QB code來計算補償第二校正碼Q-QB code_N。

當第三儲存信號Store<2>被使能時，補償器160可以輸出補償第二校正碼Q-QB code_N。校正碼發(fā)生器140可以產生第三校正碼I-Q code，以及補償器160可以通過將偏置碼Offset code反映至第三校正碼I-Q code來計算補償第三校正碼I-Q code_N。

當第四儲存信號Store<3>被使能時，補償器160可以輸出補償第三校正碼I-Q code_N。

相位校正器180可以接收補償第一校正碼至補償第三校正碼I-IB code_N、Q-QB code_N和I-Q code_N，以及通過校正第一時鐘信號至第四時鐘信號ICLK、ICLKB、QCLK和QCLKB的相位來產生第一校準時鐘信號至第四校準時鐘信號ICLKD、ICLKBD、QCLKD和QCLKBD。

在實施例中，第一時鐘信號ICLK可以被延遲預設時間，然后被產生作為第一校準時鐘信號ICLKD。

第二時鐘信號ICLKB可以基于補償第一校正碼I-IB code_N而被延遲一段時間，然后被產生作為第二校準時鐘信號ICLKBD。

第三時鐘信號QCLK可以基于補償第三校正碼I-Q code_N而被延遲一段時間，然后被產生作為第三校準時鐘信號QCLKD。

第四時鐘信號QCLKD可以基于補償第二校正碼Q-QB code_N和補償第三校正碼I-Q code_N而被延遲一段時間，然后被產生作為第四校準時鐘信號QCLKBD。

可以控制相位校正器180的延遲時間使得第一校準時鐘信號至第四校準時鐘信號 ICLKD、ICLKBD、QCLKD和QCLKBD可以在相同的時間點被輸出。

圖12是圖示根據實施例的時鐘發(fā)生電路的示例代表的配置圖。

參照圖12，時鐘發(fā)生電路20可以包括參考時鐘發(fā)生器210、觸發(fā)單元220、脈沖檢測器230、校正碼發(fā)生器240、偏置碼發(fā)生器250、補償器260、差分信號發(fā)生器270和相位校正器280。

在實施例中，時鐘發(fā)生電路20可以通過與圖1中所示的第一時鐘發(fā)生電路10中所用方法相同的方法來產生偏置碼Offset code。即，在偏置碼發(fā)生模式中，成對的第一參考時鐘Ref_RCLK和Ref_FCLK可以經由相位校正器280和補償器260而被提供至觸發(fā)單元220，以及觸發(fā)單元220可以產生成對的第二參考時鐘RCLK和FCLK。脈沖檢測器230可以通過檢測成對的第二參考時鐘RCLK與FCLK之間的脈沖寬度差來產生占空檢測信號DCDOUT。在實施例中，偏置可能存在于相位校正器280中和/或觸發(fā)單元220中或始于相位校正器280經由補償器260而結束于觸發(fā)單元220的輸出端子的路徑中。校正碼發(fā)生器240可以基于占空檢測信號DCDOUT來產生參考校正碼CAL code。偏置碼發(fā)生器250可以通過參考校正碼CAL code與預設參考碼Start code之間的比較來產生偏置碼Offset code。

當偏置碼Offset code被產生時，時鐘發(fā)生電路20可以在相位校正模式中使用偏置碼Offset code來校正第一校準時鐘信號至第四校準時鐘信號ICLKD、ICLKBD、QCLKD和QCLKBD。

具體地，差分信號發(fā)生器270可以通過在DLL鎖定之后從成對的鎖定的內部時鐘ICLK_DLL和QCLK_DLL產生差分信號來產生第一時鐘信號至第四時鐘信號ICLK、ICLKB、QCLK和QCLKB。第一時鐘信號至第四時鐘信號ICLK、ICLKB、QCLK和QCLKB可以被提供至相位校正器280，以及相位校正器280可以產生第一校準時鐘信號至第四校準時鐘信號ICLKD、ICLKBD、QCLKD和QCLKBD。第一校準時鐘信號至第四校準時鐘信號ICLKD、ICLKBD、QCLKD和QCLKBD可以被提供至補償器260。

補償器260可以通過基于在偏置碼發(fā)生器250中產生的偏置碼Offset code校正第一校準時鐘信號至第四校準時鐘信號ICLKD、ICLKBD、QCLKD和QCLKBD來產生第一校正時鐘信號至第四校正時鐘信號ICLKDD、ICLKBDD、QCLKDD和QCLKBDD。

觸發(fā)單元220可以從第一校正時鐘信號ICLKDD和第二校正時鐘信號ICLKBDD產生上升時鐘信號RCLK和下降時鐘信號FCLK，以及脈沖檢測器230可以根據上升時鐘信號RCLK與下降時鐘信號FCLK之間的脈沖寬度差來產生占空檢測信號DCDOUT。 校正碼發(fā)生器240可以響應于占空檢測信號DCDOUT來產生第一校正碼I-IB code。

類似地，可以基于第三校正時鐘信號QCLKDD和第四校正時鐘信號QCLKBDD來產生第二校正碼Q-QB code，以及可以基于第一校正時鐘信號ICLKDD和第三校正時鐘信號QCLKDD來產生第三校正碼I-Q code。

相位校正器280可以基于第一校正碼至第三校正碼I-IB code、Q-QB code和I-Q code來校正第一時鐘信號至第四時鐘信號ICLK、ICLKB、QCLK和QCLKB的相位，并產生第一校準時鐘信號至第四校準時鐘信號ICLKD、ICLKBD、QCLKD和QCLKBD。

圖13是圖示根據實施例的補償器的示例代表的配置圖。

參照圖13，補償器260可以包括第一校準單元261、第二校準單元262、第三校準單元263和第四校準單元264。

第一校準單元261可以通過將第一校準時鐘信號ICLKD延遲特定時間來產生第一校正時鐘信號ICLKDD。第一校準單元261可以包括被配置為將第一校準時鐘信號ICLKD延遲預設延遲時間的第一延遲單元和第二延遲單元。

第二校準單元262可以通過基于偏置碼Offset code將第二校準時鐘信號ICLKBD延遲一段時間來產生第二校正時鐘信號ICLKBDD。第二校準單元262可以包括：第三延遲單元2621，被配置為基于偏置碼Offset code來提供延遲量；以及第四延遲單元2623，被配置為提供預設延遲量。

第三校準單元263可以通過基于偏置碼Offset code將第四校準時鐘信號QCLKBD延遲一段時間來產生第四校正時鐘信號QCLKBDD。第三校準單元263可以包括：第五延遲單元2631，被配置為通過偏置碼Offset code來對第四校準時鐘信號QCLKBD執(zhí)行第一延遲；以及第六延遲單元2633，被配置為通過偏置碼Offset code來對第五延遲單元2631的輸出信號執(zhí)行第二延遲。

第四校準單元264可以通過基于偏置碼Offset code將第三校準時鐘信號QCLKD延遲一段時間來產生第三校正時鐘信號QCLKDD。第四校準單元264可以包括：第七延遲單元2641，被配置為在第四校準時鐘信號QCLKBD被第一延遲時延遲第三校準時鐘信號QCLKD；以及第八延遲單元2643，被配置為通過利用偏置碼Offset code延遲第三校準時鐘信號QCLKD來產生第三校正時鐘信號QCLKDD。

根據實施例的時鐘發(fā)生電路20可以通過估算在DLL鎖定之后在時鐘發(fā)生電路20中可能存在的偏置來首先產生偏置碼Offset code。時鐘發(fā)生電路20可以通過基于偏置碼 Offset code校正第一校準時鐘信號至第四校準時鐘信號ICLKD、ICLKBD、QCLKD和QCLKBD來產生第一校正時鐘信號至第四校正時鐘信號ICLKDD、ICLKBDD、QCLKDD和QCLKBDD。

時鐘發(fā)生電路20可以基于第一校正時鐘信號至第四校正時鐘信號ICLKDD、ICLKBDD、QCLKDD和QCLKBDD、經由脈沖檢測器230和校正碼發(fā)生器240來產生第一校正碼至第三校正碼I-IB code、Q-QB code和I-Q code。當從差分信號發(fā)生器270產生第一時鐘信號至第四時鐘信號ILCK、ICLKB、QCLK和QCLKB時，時鐘發(fā)生電路20可以經由相位校正器280而通過利用第一校正碼至第三校正碼I-IB code、Q-QB code和I-Q code校正第一時鐘信號至第四時鐘信號ICLK、ICLKB、QCLK和QCLKB來產生第一校準時鐘信號至第四校準時鐘信號ICLKD、ICLKBD、QCLK和QCLKBD。

圖14是圖示根據實施例的半導體裝置的示例代表的配置圖。

根據實施例的半導體裝置30可以包括時鐘提供單元310和數據輸出單元320。

時鐘提供單元310可以接收外部時鐘信號EXT_CLK并且通過劃分外部時鐘信號EXT_CLK來產生多相位校準時鐘信號ICLKB、ICLKBD、QCLKD和QCLKBD。

時鐘提供單元310可以包括時鐘緩沖器313、除法器315、DLL電路單元317和時鐘發(fā)生器319。

時鐘緩沖器313可以從外部時鐘信號EXT_CLK產生參考時鐘信號。

除法器315可以通過劃分參考時鐘信號來產生成對的分時鐘信號ICLK和QCLK。

DLL電路單元317可以通過控制成對的分時鐘信號ICLK和QCLK的相位來產生成對的鎖定的內部時鐘ICLK_DLL和QCLK_DLL。

時鐘發(fā)生器319可以從成對的鎖定的內部時鐘ICLK_DLL和QCLK_DLL產生多相位時鐘信號ICLK、ICLKB、QCLK和QCLKB，以及通過校正多相位時鐘信號ICLK、ICLKB、QCLK和QCLKB的相位來產生多相位校準時鐘信號ICLKD、ICLKBD、QCLKD和QCLKBD。

例如，可以使用圖1或圖12中所示的時鐘發(fā)生電路10或20作為時鐘發(fā)生器319。

數據輸出單元320可以從存儲單元陣列接收數據，并同步于多相位校準時鐘信號ICLK、ICLKB、QCLK和QCLKB來產生輸出數據Dout。

在高速操作的半導體裝置30中，可以精確地控制多相位時鐘信號的相位關系，從而可以確保從數據輸出單元320輸出的數據Dout的可靠性。

圖15是圖示根據實施例的電子系統(tǒng)的示例代表的配置圖。

根據實施例的電子系統(tǒng)40可以包括處理器410、存儲器控制器420、存儲裝置421、IO控制器430、IO裝置431、盤控制器440和盤驅動器441。

可以提供至少一個處理器410，且處理器410可以獨立于其他處理器而操作或者可以與其他處理器結合而操作。處理器410可以具有通過總線(控制總線、地址總線和數據總線)來與其他組件(例如，存儲器控制器420、IO控制器430和盤控制器440)通信的環(huán)境。

存儲器控制器420可以耦接至至少一個存儲裝置421。存儲器控制器420可以接收從處理器410提供的請求，并基于該請求來控制至少一個存儲裝置421。

存儲裝置421可以是例如以上描述的存儲裝置。

I/O控制器430可以耦接在處理器410與IO裝置431之間，并且可以將來自IO裝置431的輸入傳送至處理器410或者將處理器410的處理請求提供至IO裝置431。IO裝置431可以包括輸入設備(諸如，鍵盤、鼠標、觸摸屏或麥克風)和輸出設備(諸如，顯示器或揚聲器)。

盤控制器440可以根據處理器410的控制來控制至少一個盤驅動器441。

在電子系統(tǒng)40中，存儲裝置421可以包括圖1或圖12中所示的時鐘發(fā)生電路10或20。在其他實施例中，存儲裝置421可以是圖14中所示的半導體裝置30，且半導體裝置30可以包括圖1或圖12中所示的時鐘發(fā)生電路10或20。因此，由于從外部時鐘產生的多相位內部時鐘信號的精確的占空比而在多相位內部時鐘信號之間無相位失真，因此可以確?？煽康牟僮?。

以上實施例是說明性的而非限制性的。各種替代和等價是可能的。描述不受本文中所描述的實施例的限制。實施例也不局限于任何特定類型的半導體器件。基于本公開，其他添加、刪減或變型是明顯的，并且意在落入所附權利要求的范圍之內。

通過以上的實施例可以看出，本申請?zhí)峁┝艘韵碌募夹g方案。

技術方案1.一種時鐘發(fā)生電路，包括：

參考時鐘發(fā)生器，被配置為在偏置碼發(fā)生模式中產生成對的第一參考時鐘；

觸發(fā)單元，被配置為從成對的第一參考時鐘產生成對的第二參考時鐘；

脈沖檢測器，被配置為基于成對的第二參考時鐘之間的相位差來產生占空檢測信號；

校正碼發(fā)生器，被配置為基于占空檢測信號來產生參考校正碼；以及

偏置碼發(fā)生器，被配置為基于參考校正碼和預設參考碼來產生偏置碼。

技術方案2.如技術方案1所述的時鐘發(fā)生電路，其中，校正碼發(fā)生器被配置為：在偏置碼發(fā)生模式之后的相位校正模式中，根據多個時鐘信號之間的占空檢測信號來產生校正碼，

所述電路還包括：

補償器，被配置為通過將偏置碼反映至校正碼來產生補償校正碼；以及

相位校正器，被配置為通過將補償校正碼反映至所述多個時鐘信號來產生多個校準時鐘信號。

技術方案3.如技術方案1所述的時鐘發(fā)生電路，其中，參考時鐘發(fā)生器包括：

上升參考時鐘發(fā)生單元，被配置為：接收被施加至上升參考時鐘發(fā)生單元的輸出節(jié)點的信號的反相信號并響應于內部時鐘來將第一上升參考時鐘輸出至輸出節(jié)點；以及

下降參考時鐘發(fā)生單元，被配置為接收所述反相信號的反相信號并響應于內部時鐘來輸出第一下降參考時鐘。

技術方案4.如技術方案3所述的時鐘發(fā)生電路，其中，上升參考時鐘發(fā)生單元和下降參考時鐘發(fā)生單元被配置為具有相同的延遲量。

技術方案5.如技術方案3所述的時鐘發(fā)生電路，其中，第一上升參考時鐘與第一下降參考時鐘具有為內部時鐘的一個周期的精確相位差。

技術方案6.如技術方案2所述的時鐘發(fā)生電路，其中，校正碼發(fā)生器包括：

逐次逼近寄存器SAR，被配置為：將占空檢測信號轉換為多位占空檢測信號，以及在相位校正模式中產生在預定時段中產生的脈沖信號作為控制信號；

儲存信號發(fā)生單元，被配置為：響應于控制信號來產生被順序使能的第一儲存信號至第四儲存信號；

第一鎖存器，被配置為：儲存所述多位占空檢測信號，響應于第一儲存信號來驅動，以及在偏置碼發(fā)生模式中輸出參考校正碼；

第二鎖存器，被配置為：儲存所述多位占空檢測信號以及響應于第二儲存信號來驅動；

第三鎖存器，被配置為：儲存所述多位占空檢測信號以及響應于第三儲存信號來驅動；

第四鎖存器，被配置為：儲存所述多位占空檢測信號以及響應于第四儲存信號來驅動；

第一輸出單元，被配置為：響應于第一儲存信號而從第一鎖存器的輸出信號和第二鎖存器的輸出信號產生第一校正碼；

第二輸出單元，被配置為：響應于第二儲存信號而從第三鎖存器的輸出信號產生第二校正碼；以及

第三輸出單元，被配置為：響應于第三儲存信號而從第四鎖存器的輸出信號產生第三校正碼。

技術方案7.如技術方案2所述的時鐘發(fā)生電路，其中，所述多個時鐘信號被配置為包括第一時鐘信號、具有與第一時鐘信號相反的相位的第二時鐘信號、與第一時鐘信號相對應但卻被延遲了預定時間的第三時鐘信號以及具有與第三時鐘信號相反的相位的第四時鐘信號。

技術方案8.如技術方案2所述的時鐘發(fā)生電路，其中，所述多個時鐘信號被配置為包括：第一時鐘信號、具有與第一時鐘信號相反的相位的第二時鐘信號、與第一時鐘信號相對應但卻被延遲了預定時間的第三時鐘信號以及具有與第三時鐘信號相反的相位的第四時鐘信號，以及

所述校正碼被配置為包括：

第一校正碼，基于第一時鐘信號與第二時鐘信號之間的占空檢測信號來產生；

第二校正碼，基于第三時鐘信號與第四時鐘信號之間的占空檢測信號來產生；以及

第三校正碼，基于第一時鐘信號與第三時鐘信號之間的占空檢測信號來產生。

技術方案9.如技術方案8所述的時鐘發(fā)生電路，其中，補償器被配置為：根據偏置碼來產生補償第一校正碼、補償第二校正碼以及補償第三校正碼，

相位校正器被配置為產生：在其中第一時鐘信號被延遲了預設時間的第一校準時鐘信號、在其中第二時鐘信號通過補償第一校正碼來校準的第二校準時鐘信號、在其中第三時鐘信號通過補償第三校正碼來校準的第三校準時鐘信號以及在其中第四時鐘信號通過補償第二校正碼和補償第三校正碼來校準的第四校準時鐘信號。

技術方案10.如技術方案1所述的時鐘發(fā)生電路，還包括補償器，所述補償器被配置為：在偏置碼發(fā)生模式之后的相位校正模式中，通過將偏置碼反映至從多個時鐘信號 產生的多個校準時鐘信號來產生多個校正時鐘信號；以及

相位校正器，被配置為通過將校正碼反映至所述多個時鐘信號來產生所述多個校準時鐘信號，

其中，校正碼發(fā)生器被配置為根據所述多個校正時鐘信號之間的占空檢測信號來產生校正碼。

技術方案11.如技術方案10所述的時鐘發(fā)生電路，其中，校正碼發(fā)生器包括：

逐次逼近寄存器SAR，被配置為：將占空檢測信號轉換為多位占空檢測信號并且在相位校正模式中產生在預定時段中產生的脈沖信號作為控制信號；

儲存信號發(fā)生單元，被配置為：響應于控制信號來產生被順序使能的第一儲存信號至第四儲存信號；

第一鎖存器，被配置為：儲存所述多位占空檢測信號，響應于第一儲存信號來驅動，以及在偏置碼發(fā)生模式中輸出參考校正碼；

第二鎖存器，被配置為：儲存所述多位占空檢測信號以及響應于第二儲存信號來驅動；

第三鎖存器，被配置為：儲存所述多位占空檢測信號以及響應于第三儲存信號來驅動；

第四鎖存器，被配置為：儲存所述多位占空檢測信號以及響應于第四儲存信號來驅動；

第一輸出單元，被配置為：響應于第一儲存信號而從第一鎖存器的輸出信號和第二鎖存器的輸出信號產生第一校正碼；

第二輸出單元，被配置為：響應于第二儲存信號而從第三鎖存器的輸出信號產生第二校正碼；以及

第三輸出單元，被配置為：響應于第三儲存信號而從第四鎖存器的輸出信號產生第三校正碼。

技術方案12.如技術方案11所述的時鐘發(fā)生電路，其中，所述多個時鐘信號被配置為包括：第一時鐘信號、具有與第一時鐘信號相反的相位的第二時鐘信號以及與第一時鐘信號相對應但卻被延遲了預定時間的第三時鐘信號和具有與第三時鐘信號相反的相位的第四時鐘信號，以及

所述校正碼發(fā)生器被配置為產生第一校正碼、第二校正碼和第三校正碼，第一校正碼基于第一時鐘信號與第二時鐘信號之間的占空檢測信號來產生，第二校正碼基于第三時鐘信號與第四時鐘信號之間的占空檢測信號來產生，以及第三校正碼基于第一時鐘信號與第三時鐘信號之間的占空檢測信號來產生。

技術方案13.如技術方案8所述的時鐘發(fā)生電路，其中，所述多個校準時鐘信號包括第一校準時鐘信號、具有與第一校準時鐘信號相反的相位的第二校準時鐘信號、與第一校準時鐘信號相對應但卻被延遲了預定時間的第三校準時鐘信號以及具有與第三校準時鐘信號相反的相位的第四校準時鐘信號，以及

補償器被配置為：通過將第一校準時鐘信號延遲預設時間來產生第一校正時鐘信號，以及通過將偏置碼反映至第二校準時鐘信號、第三校準時鐘信號和第四校準時鐘信號來產生第二校正時鐘信號、第三校正時鐘信號和第四校正時鐘信號。

技術方案14.如技術方案1所述的時鐘發(fā)生電路，其中，時鐘信號發(fā)生電路在延遲鎖定環(huán)DLL的鎖定之后進入偏置碼發(fā)生模式。

技術方案15.一種半導體裝置，包括：

時鐘提供單元，被配置為從外部時鐘信號產生多個校準時鐘信號；以及

數據輸出單元，被配置為響應于所述多個校準時鐘信號來處理數據，

其中，所述時鐘提供單元包括：

參考時鐘發(fā)生器，被配置為在偏置碼發(fā)生模式中產生成對的第一參考時鐘；

觸發(fā)單元，被配置為從成對的第一參考時鐘產生成對的第二參考時鐘；

脈沖檢測器，被配置為基于成對的第二參考時鐘之間的相位差來產生占空檢測信號；

校正碼發(fā)生器，被配置為基于占空檢測信號來產生參考校正碼；以及

偏置碼發(fā)生器，被配置為基于參考校正碼和預設參考碼來產生偏置碼。

技術方案16.如技術方案15所述的半導體裝置，其中，校正碼發(fā)生器被配置為：在偏置碼發(fā)生模式之后的相位校正模式中，根據多個時鐘信號之間的占空檢測信號來產生校正碼，

所述時鐘提供單元還包括：

補償器，被配置為通過將偏置碼反映至校正碼來產生補償校正碼；以及

相位校正器，被配置為：通過將補償校正碼反映至所述多個時鐘信號來產生所述多個校準時鐘信號。

技術方案17.如技術方案15所述的半導體裝置，其中，時鐘提供單元還包括：

補償器，被配置為：在偏置碼發(fā)生模式之后的相位校正模式中，通過將偏置碼反映至從多個時鐘信號產生的所述多個校準時鐘信號來產生多個校正時鐘信號；以及

相位校正器，被配置為：通過將校正碼反映至所述多個時鐘信號來產生所述多個校 準時鐘信號，

其中，校正碼發(fā)生器被配置為：根據所述多個校正時鐘信號之間的占空檢測信號來產生校正碼。

技術方案18.如技術方案15所述的半導體裝置，其中，時鐘提供單元根據延遲鎖定環(huán)DLL的鎖定而進入偏置碼發(fā)生模式。

技術方案19.一種產生時鐘的方法，所述方法包括：

在偏置碼發(fā)生模式中基于第一參考時鐘來產生偏置碼；

在相位校正模式中通過基于偏置碼補償校正碼來產生補償校正碼；以及

基于補償校正碼來從多個時鐘信號產生多個校準時鐘信號。

技術方案20.如技術方案19所述的方法，其中，產生偏置碼的步驟包括：

產生成對的第一參考時鐘；

從成對的第一參考時鐘產生成對的第二參考時鐘；

根據成對的第二參考時鐘之間的相位差來產生占空檢測信號；

基于占空檢測信號來產生參考校正碼；以及

基于參考校正碼和預設參考碼來產生偏置碼。

技術方案21.如技術方案19所述的方法，其中，在延遲鎖定環(huán)DLL的鎖定之后執(zhí)行偏置碼發(fā)生模式。

技術方案22.一種產生時鐘的方法，所述方法包括：

在偏置碼發(fā)生模式中基于第一參考時鐘來產生偏置碼；

在相位校正模式中基于偏置碼來從多個校準時鐘信號產生多個校正時鐘信號；

根據所述多個校正時鐘信號之間的占空檢測信號來產生校正碼；以及

基于校正碼而從多個時鐘信號產生所述多個校準時鐘信號。

技術方案23.如技術方案22所述的方法，其中，產生偏置碼的步驟包括：

產生成對的第一參考時鐘；

從成對的第一參考時鐘產生成對的第二參考時鐘；

根據成對的第二參考時鐘之間的相位差來產生占空檢測信號；

基于占空檢測信號來產生參考校正碼；以及

基于參考校正碼和預設參考碼來產生偏置碼。

技術方案24.如技術方案22所述的方法，其中，在延遲鎖定環(huán)DLL的鎖定之后執(zhí)行偏置碼發(fā)生模式。

技術方案25.一種產生時鐘的方法，所述方法包括：

在偏置碼發(fā)生模式中產生成對的第一參考時鐘；

從成對的第一參考時鐘產生成對的第二參考時鐘；

根據成對的第二參考時鐘之間的相位差來產生占空檢測信號；

基于占空檢測信號來產生參考校正碼；以及

基于參考校正碼和預設參考碼來產生偏置碼。

技術方案26.如技術方案25所述的方法，還包括：在偏置碼發(fā)生模式之后的相位校正模式中，

根據多個時鐘信號之間的占空檢測信號來產生校正碼；

通過將偏置碼反映至校正碼來產生補償校正碼；以及

通過將補償校正碼反映至所述多個時鐘信號來產生多個校準時鐘信號。

技術方案27.如技術方案25所述的方法，還包括：在偏置碼發(fā)生模式之后的相位校正模式中，

通過將偏置碼反映至從多個校正信號產生的多個校準時鐘信號來產生多個校正時鐘信號；

根據所述多個校正時鐘信號之間的占空檢測信號來產生校正碼；以及

通過將校正碼反映至所述多個時鐘信號來產生所述多個校準時鐘信號。

技術方案28.如技術方案25所述的方法，其中，在延遲鎖定環(huán)DLL的鎖定之后執(zhí)行偏置碼發(fā)生模式。

技術方案29.一種時鐘發(fā)生電路，包括：

相位校正器，被配置為接收多相位時鐘信號并且在相位校正模式期間校正所述多相位時鐘信號的相位，

其中，在對多相位時鐘信號執(zhí)行相位校正之前并且在相位校正模式之前，時鐘發(fā)生電路估算存在于所述時鐘發(fā)生電路之內的偏置，然后基于估算的偏置來產生偏置碼以用于基于產生的偏置碼來校正所述多相位時鐘的相位。

技術方案30.如技術方案29所述的時鐘發(fā)生電路，還包括：

觸發(fā)單元，被配置為同步于成對的第一參考時鐘來產生成對的第二參考時鐘；以及

偏置碼發(fā)生器，被配置為基于預設參考碼和參考校正碼來產生偏置碼，所述參考校正碼基于成對的第二參考時鐘之間的占空比。

技術方案31.如技術方案29所述的時鐘發(fā)生電路，還包括：

觸發(fā)單元，被配置為同步于成對的第一參考時鐘來產生成對的第二參考時鐘；以及

偏置碼發(fā)生器，被配置為基于預設參考碼和參考校正碼來產生偏置碼，所述參考校正碼基于成對的第二參考時鐘之間的相位差。

技術方案32.如技術方案31所述的時鐘發(fā)生電路，

其中，成對的第二參考時鐘之間的相位差由相位校正器中的延遲、觸發(fā)單元中的延遲或路徑中的延遲導致的偏置造成，所述路徑從相位校正器開始而在觸發(fā)單元的輸出端子處結束。

技術方案33.如技術方案31所述的時鐘發(fā)生電路，還包括：

參考時鐘發(fā)生器，被配置為：在對所述多相位時鐘信號執(zhí)行相位校正之前，產生成對的第一參考時鐘；

脈沖檢測器，被配置為基于成對的第二參考時鐘之間的相位差來產生占空檢測信號；以及

校正碼發(fā)生器，被配置為基于占空檢測信號來產生參考校正碼。

技術方案34.如技術方案33所述的時鐘發(fā)生電路，其中，在時鐘發(fā)生電路估算存在于所述時鐘發(fā)生電路之內的偏置之后，所述校正碼發(fā)生器根據多個多相位時鐘信號之間的占空檢測信號來產生校正碼，

時鐘發(fā)生電路還包括：

補償器，被配置為通過將偏置碼反映至校正碼來產生補償校正碼，

其中，相位校正器通過將補償校正碼反映至所述多個多相位時鐘信號來產生多個校準時鐘信號。

技術方案35.如技術方案33所述的時鐘發(fā)生電路，還包括：

補償器，被配置為：在時鐘發(fā)生電路估算存在于所述時鐘發(fā)生電路之內的偏置之后，通過將偏置碼反映至從所述多相位時鐘信號產生的多個校準時鐘信號來產生多個校正時鐘信號，

其中，相位校正器通過將校正碼反映至所述多相位時鐘信號來產生所述多個校準時鐘信號，以及

其中，校正碼發(fā)生器被配置為根據所述多個校正時鐘信號之間的占空檢測信號來產生校正碼。

技術方案36.如技術方案35所述的時鐘發(fā)生電路，

其中，成對的第二參考時鐘之間的相位差由相位校正器中的延遲、觸發(fā)單元中的延遲或路徑中的延遲導致的偏置造成，所述路徑始于相位校正器繼續(xù)穿過補償器而在觸發(fā)單元的輸出端子處結束。