本發(fā)明屬于集成電路領域，涉及一種基于或非門和與門的抗輻射鎖存器的電路設計方法，尤其涉及一種基于或非門和與門的抗輻射鎖存器的制備方法，
背景技術：
：研究報道了隨著工藝尺寸的減少，芯片里的集成電路在高層太空或近地球空間越來越容易受到重粒子或質(zhì)子輻射影響而產(chǎn)生錯誤；輻射如果發(fā)生在鎖存器電路的存儲節(jié)點，可能直接導致鎖存器存儲錯誤數(shù)值，產(chǎn)生單粒子翻轉事件；輻射如果發(fā)生在組合電路節(jié)點，可能引起單粒子瞬態(tài)脈沖，改變電路節(jié)點的邏輯狀態(tài)；該單粒子瞬態(tài)脈沖引起的錯誤值傳導到鎖存器會也可能被捕捉存儲，產(chǎn)生單粒子翻轉事件。所以單粒子翻轉事件會改變鎖存器電路存儲的邏輯狀態(tài)，可能造成整體電路功能錯誤。因此，需要提出抵抗輻射的鎖存器電路設計方法。目前，抗輻射鎖存器電路的設計方法主要包含多模冗余、糾錯碼和抗輻射加固技術等，其中，多模冗余方法以三模冗余技術為代表，使用冗余電路模塊和多數(shù)表決電路屏蔽錯誤電路模塊的輸出，但這種方法會帶來很大的面積開銷；糾錯碼方法以漢明碼為代表，通過計算編碼的校驗值，定位錯誤比特的位置；抗輻射加固技術以雙重互鎖存儲單元為代表，在基本存儲單元結構的基礎上增加額外晶體管和相互絞合的互連線，增強敏感節(jié)點的抗輻射能力；但糾錯碼和抗輻射加固技術會帶來較大的面積開銷，并降低電路性能。鑒于現(xiàn)有技術的現(xiàn)狀，本申請的發(fā)明人擬提供一種基于或非門和與門的抗輻射鎖存器的制備方法，以克服現(xiàn)有技術抗輻射鎖存器電路的設計方法存在的缺陷。與本發(fā)明相關的參考文獻有：[1]BaumannR.SoftErrorsinAdvancedComputerSystems[J],IEEETransactionsonDeviceandMaterialsReliability,2005,22(3),pp.258-266[2]OliveiraR.,JagirdarA.,ChakrabortyT.J.：ATMRSchemeforSEUMitigationinScanFlip-Flops[C]，inInternationalSymposiumonQualityElectronicDesign,2007,pp.905–910[3]TauschH.J.SimplifiedBirthdayStatisticsandHammingEDAC[J],IEEETransactionsonNuclearScience,2009,56(2),pp.474–478[4]CalinT.,NicolaidisM.,VelazcoR.UpsetHardenedMemoryDesignforSubmicronCMOSTechnology[J],IEEETransactionsonNuclearScience,1996,43(6),pp.2874–2878[5]S.Yang.LogicSynthesisandOptimizationBenchmarksUserGuide,ResearchTrianglePark,NC:MicroelectronicsCenterofNorthCarolina(MCNC),1991。技術實現(xiàn)要素：本發(fā)明的目的是針對集成電路中抗輻射鎖存器電路的設計中存在的缺陷，提出一種基于或非門和與門的抗輻射鎖存器的電路設計方法，具體涉及一種基于或非門和與門的抗輻射鎖存器的制備方法。具體而言，本發(fā)明的一種基于或非門和與門的抗輻射鎖存器的制備方法，其特征在于，使用一個或非門和一個與門構成一個基本單元，然后再用八個基本單元相互絞合連接，構造一個抗輻射鎖存器；當一個存儲節(jié)點值因輻射發(fā)生變化時，相互絞合連接的其它節(jié)點通過或非門抑制這種變化，從而使該鎖存器具有抗輻射容錯特性。本發(fā)明方法包括如下兩個步驟：步驟1：按照圖1所示電路結構，采用傳統(tǒng)集成電路設計方法設計抗輻射鎖存器電路，按圖1所示電路結構，設計基于或非門和與門的抗輻射鎖存器電路；圖1中如果兩線交叉處有黑點，表示兩線相連；如果兩線交叉處沒有黑點，表示兩線沒有連接；圖1中或非門N1和與門A1構成第一個基本單元；或非門N2和與門A2構成第二個基本單元；或非門N3和與門A3構成第三個基本單元；或非門N4和與門A4構成第四個基本單元；或非門N5和與門A5構成第五個基本單元；或非門N6和與門A6構成第六個基本單元；或非門N7和與門A7構成第七個基本單元；或非門N8和與門A8構成第八個基本單元；基本單元中或非門實現(xiàn)邏輯或非功能，與門實現(xiàn)邏輯與功能； 與門A1、A3、A5和A7的輸入端均為鎖存器的數(shù)據(jù)輸入端D與時鐘輸入端CLK，輸出端分別為D1、D3、D5和D7；鎖存器的數(shù)據(jù)輸入端D經(jīng)反相器V1輸出持相反值的信號Db；與門A2、A4、A6和A8的輸入端均為Db與時鐘輸入端CLK，輸出端分別為D2、D4、D6和D8。本發(fā)明中，各個或非門的輸入端、輸出端如表1所示。表1或非門輸入和輸出或非門輸入輸出N1C3、Q、D1C4N2C6、C4、D2QN3Q、C1、D3C5N4C7、C5、D4C1N5C1、C2、D5C6N6C4、C6、D6C2N7C2、C3、D7C7N8C5、C7、D8C3結合圖1和表1，當時鐘輸入端CLK值為1時，數(shù)據(jù)輸入端D的值和反相器V1輸出端Db的值(Db值為D的相反值)寫入鎖存器，數(shù)據(jù)輸出端Q的值為輸入端D的值；當時鐘輸入端CLK值為0時，寫入的D和Db值存入鎖存器的存儲節(jié)點C1-C7和輸出端Q；例如，當D值為1，CLK值為1時，反相器V1輸出端Db值為0，與門A1輸出端D1值為1，與門A5輸出端D5值為1，與門A2輸出端D2值為0；由于D1值為1，所以或非門N1的輸出端C4值為0，又由于D5值為1，所以或非門N5的輸出端C6值為0；由于C6、C4和D2值都為0，所以或非門N2的輸出端Q值為1；同理，C5、C7值都為0而C1、C2、C3值都為1；當時鐘輸入端CLK值為0時，與門A1和A2的輸出端D1和D2值都為0，但由于Q值仍為1，所以或非門N1的輸出端C4值保持為0；由于C2值仍為1，所以或非門N5的輸出端C6值保持為0；由于C6、C4和D2值都為0，所以或非門N2的輸出端Q值為1，這進一步加強Q以前的數(shù)值1，從而使得存儲節(jié)點C4和輸出端Q分別穩(wěn)定的存儲數(shù)值0和1；同理，存儲節(jié)點C5、C6、C7都穩(wěn)定存儲數(shù)值0，而C1、C2、C3值都穩(wěn)定存儲數(shù)值1；再例如，當D值為 0，CLK值為1時，反相器V1輸出端Db值為1，與門A1輸出端D1值為0，與門A2輸出端D2值為1，與門A8輸出端D8值為1；由于D2值為1，所以或非門N2的輸出端Q值為0，又由于D8值為1，所以或非門N8的輸出端C3值為0；由于C3、Q和D1值都為0，所以或非門N1的輸出端C4值為1；同理，C1、C2值都為0而C5、C6、C7值都為1；當時鐘輸入端CLK值為0時，與門A1和A2的輸出端D1和D2值都為0，但由于C4值仍為1，所以或非門N2的輸出端Q值保持為0；由于C7值仍為1，所以或非門N8的輸出端C3值保持為0；由于C3、Q和D1值都為0，所以或非門N1的輸出端C4值為1，這進一步加強C4以前的數(shù)值1，從而使得存儲節(jié)點C4和輸出端Q分別穩(wěn)定的存儲數(shù)值1和0；同理，存儲節(jié)點C5、C6、C7都穩(wěn)定存儲數(shù)值1，而C1、C2、C3值都穩(wěn)定存儲數(shù)值0；如果存儲節(jié)點C1-C7和數(shù)據(jù)輸出端Q中任何一個節(jié)點值因輻射發(fā)生暫時變化，相互絞合連接的其它節(jié)點會通過或非門抑制這種變化；例如，當數(shù)據(jù)輸入端D值為1，則在時鐘輸入端CLK值為0時，存儲節(jié)點C1、C2、C3和數(shù)據(jù)輸出端Q存儲數(shù)值1，存儲節(jié)點C4、C5、C6、C7存儲數(shù)值0；假設存儲節(jié)點C5因輻射暫時從0變成1，則或非門N4輸出端C1值從1變成0，或非門N8輸出端C3值從1變成0，但Q值仍為1，所以或非門N3輸出端C5值待輻射效應消失后恢復為0，此時C7、D4、D8值仍為0，所以C1值和C3值也恢復為1；假設數(shù)據(jù)輸出端Q值因輻射從1暫時變?yōu)?，但由于C3值和C1值保持為1，或非門N1輸出端C4值和或非門N3輸出端C5值都保持為0，C6值和D2值也保持為0；待輻射效應消失后，保持為0的C4、C6和D2值使或非門N2輸出端Q值恢復為1；再例如，當數(shù)據(jù)輸入端D值為0，則在時鐘輸入端CLK值為0時，存儲節(jié)點C1、C2、C3和數(shù)據(jù)輸出端Q存儲數(shù)值0，存儲節(jié)點C4、C5、C6、C7存儲數(shù)值1；假設存儲節(jié)點C5因輻射暫時從1變成0，但C7值仍為1，所以或非門N4輸出端C1值和或非門N8輸出端C3值保持為0，D3值和Q值也保持為0，待輻射效應消失后，保持為0的C1、D3和Q值使或非門N3輸出端C5值恢復為1；假設數(shù)據(jù)輸出端Q值因輻射從0暫時變?yōu)?，則或非門N1輸出端C4值從1變成0，或非門N3輸出端C5值從1變成0，但C7值和C6值仍為1，所以或非門N4輸出端C1值保持為0，或非門N2輸出端Q值待輻射效應消失后恢復為0，此時C3、D1和D3值仍為0，所以C4值和C5值也恢復為1；步驟2：對圖1中鎖存器的時鐘輸入端CLK進行操作，使數(shù)據(jù)能寫入該鎖存器，并使該鎖存器具有抗輻射特性；圖1中鎖存器有兩種模式：寫入數(shù)據(jù)、穩(wěn)定存儲數(shù)據(jù)；鎖存器如果在寫入數(shù)據(jù)模式下，時鐘輸入端CLK值設置為1，數(shù)據(jù)輸入端D的值和Db的值(Db值為D的相反值)寫入鎖存器，數(shù)據(jù)輸出端Q的值為輸入端D的值；鎖存器如果在穩(wěn)定存儲數(shù)據(jù)模式下，時鐘輸入端CLK值設置為0，寫入鎖存器的D和Db值存入鎖存器的存儲節(jié)點C1-C7和輸出端Q；存儲節(jié)點C1、C2、C3和數(shù)據(jù)輸出端Q存儲D的值，存儲節(jié)點C4、C5、C6、C7存儲Db的值；如果存儲節(jié)點C1-C7和數(shù)據(jù)輸出端Q中任何一個節(jié)點值因輻射發(fā)生暫時變化，相互絞合連接的其它節(jié)點會通過或非門抑制這種變化，待輻射效應消失后使發(fā)生錯誤變化的節(jié)點恢復以前的正確值。本發(fā)明具有以下優(yōu)點：本發(fā)明提出了一種基于或非門和與門的抗輻射鎖存器電路，該鎖存器使八個由或非門和與門構成的基本單元相互絞合連接，當一個存儲節(jié)點值因輻射發(fā)生變化時，相互絞合連接的其它節(jié)點通過或非門抑制這種變化，從而使該鎖存器具有抗輻射容錯特性。附圖說明：圖1為本發(fā)明的抗輻射鎖存器的電路結構示意圖。實施例1測試實驗，實驗中，首先采用傳統(tǒng)標準電路設計方法實現(xiàn)6個無抗輻射能力的基準測試電路bigkey,dsip,S38417,S13207.1,S15850.1,S38584.1，然后再用三模冗余方案和本發(fā)明分別實現(xiàn)這些基準測試電路，使之具有抗輻射能力；分別對這些采用不同方案實現(xiàn)的基準測試電路隨機輻射1000次，測試所得的錯誤發(fā)生次數(shù)、面積和功耗平均值如表2所示；表2中的面積和功耗經(jīng)過了歸一化處理，其數(shù)值是相對于本發(fā)明方案所實現(xiàn)電路的面積和功耗的倍數(shù)。從表2所示結果顯示，采用本發(fā)明的方法中錯誤發(fā)生次數(shù)最少 (錯誤發(fā)生次數(shù)為0)，所以抗輻射能力最強，而本發(fā)明的面積和功耗與傳統(tǒng)的三模冗余抗輻射方案的面積和功耗接近。表2面積、功耗和抗輻射能力比較方案錯誤發(fā)生次數(shù)面積功耗無抗輻射能力的傳統(tǒng)標準設計方法2530.420.37本發(fā)明的抗輻射設計方法011三模冗余的抗輻射設計方法40.950.91。當前第1頁1 2 3