本發(fā)明涉及集成電路技術(shù)領(lǐng)域，具體而言，涉及一種延遲單元。

背景技術(shù)：

針對于SRAM和ROM這類存儲器，由于SRAM和ROM的存儲單元讀出數(shù)據(jù)時是由NMOS晶體管的性能主導(dǎo)的，所以需要該發(fā)明的延遲單元做時序控制。然而，與雙極晶體管不同，在不同的晶片之間以及在不同的批次之間，NMOS晶體管這種金屬-氧化物-半導(dǎo)體-場效晶體管(MOSFET)的參數(shù)變化很大。

為了在一定程度上減輕電路設(shè)計任務(wù)的困難，工藝工程師們要保證器件的性能在某個范圍內(nèi)，主要以報廢超出這個性能范圍的芯片的措施來嚴(yán)格控制預(yù)期的參數(shù)變化。通常提供給設(shè)計師的MOS晶體管的性能范圍只適用于數(shù)字電路并以“工藝角”(Process Corner)的形式給出，工藝角的定義如圖1所示，速度快的NMOS晶體管和速度快的PMOS晶體管為FNFP；速度快的NMOS晶體管和速度慢的PMOS晶體管為FNSP；速度慢的NMOS晶體管和速度快的PMOS晶體管為SNFP；速度慢的NMOS晶體管和速度慢的PMOS晶體管為SNSP，四個工藝角(即四個工藝臨界點)所確定的矩形區(qū)域表示可接受的晶片。

上述工藝角中SNFP具有最差的讀裕度，為了保證SNFP具有足夠的讀裕度，通常需要有足夠的延遲時間，然而由于上述四個工藝角FNFP、FNSP、SNFP和SNSP具有不同的延遲時間，其中SNSP的延遲時間最大，因此在保證SNFP具有足夠延遲時間的同時，SNSP的延遲時間會過大，從而會導(dǎo)致器件的性能變差。

技術(shù)實現(xiàn)要素：

本發(fā)明的主要目的在于提供一種延遲單元，以解決現(xiàn)有技術(shù)中在保證SNFP具有足夠的讀裕度的同時SNSP的延遲時間過大從而對器件性能造成影響的問題。

為了實現(xiàn)上述目的，根據(jù)本發(fā)明的一個方面，提供了一種延遲單元，該延遲單元包括至少一個第一PMOS晶體管，第一PMOS晶體管的源極接電源，延遲單元還包括至少一個第二NMOS晶體管，第二NMOS晶體管的柵長大于等于第一PMOS晶體管的柵長，至少一個第二NMOS晶體管中至少有一個第二NMOS晶體管的柵長為第一PMOS晶體管柵長的兩倍以上，且每個第二NMOS晶體管包括以下連接關(guān)系：第二NMOS晶體管的漏極連接至少一個第一PMOS晶體管的漏極，第二NMOS晶體管的柵極接電源，且第二NMOS晶體管的源極接地；或第二NMOS晶體管的漏極連接至少一個第一PMOS晶體管的漏極，且第二NMOS晶體管的柵極接電源。

進一步地，延遲單元還包括至少一個第一NMOS晶體管，第一NMOS晶體管的漏極接地，第一NMOS晶體管的柵長大于等于第一PMOS晶體管的柵長，且一個第一NMOS晶體管和一個第一PMOS晶體管組成一個CMOS反相器，沿信號的傳輸方向上的第一個CMOS反相器的輸入端為延遲單元的輸入端。

進一步地，延遲單元還包括至少一個第一NMOS晶體管，且一個第一NMOS晶體管和一個第一PMOS晶體管組成一個CMOS反相器時，每個第二NMOS晶體管包括以下連接關(guān)系：第二NMOS晶體管的漏極連接至少一個CMOS反相器中第一PMOS晶體管的漏極，第二NMOS晶體管的柵極接電源，且第二NMOS晶體管的源極接地；或第二NMOS晶體管的漏極連接至少一個CMOS反相器的輸出端，且第二NMOS晶體管的柵極接電源。

進一步地，至少一個第一NMOS晶體管的柵長是第一PMOS晶體管柵長的兩倍以上。

進一步地，延遲單元還包括至少一個第二PMOS晶體管，至少一個第二NMOS晶體管中至少有一個第二NMOS晶體管的柵長為第二PMOS晶體管柵長的兩倍以上，且第二PMOS晶體管的柵極接地。

進一步地，第二NMOS晶體管連接在CMOS反相器的輸出端，且第二NMOS晶體管的柵極接電源時，一個第二NMOS晶體管和一個第二PMOS晶體管并聯(lián)組成一個CMOS傳輸門。

進一步地，至少一個第一PMOS晶體管的漏極連接第二NMOS晶體管的漏極，且第二NMOS晶體管的源極接電源時，至少一個第一PMOS晶體管中的第一PMOS晶體管的漏極還連接CMOS傳輸門的輸入端。

進一步地，延遲單元包括多個CMOS反相器，且多個CMOS反相器中的至少一個第一NMOS晶體管的源極連接一個第二NMOS晶體管的漏極。

進一步地，CMOS反相器的輸出端直接連接有負(fù)載。

進一步地，延遲單元包括依次連接的多個初級延遲單元，其中，初級延遲單元包括CMOS反相器和負(fù)載。

進一步地，負(fù)載為電容和/或電阻。

進一步地，延遲單元還包括依次連接的與非門和變頻器，與非門的輸入端連接沿信號的傳輸方向上的最后一個CMOS反相器的輸出端，且變頻器的輸出端為延遲單元的輸出端。

應(yīng)用本發(fā)明的技術(shù)方案，本發(fā)明提供了一種延遲單元，該延遲單元包括至少一個第一PMOS晶體管和至少一個第二NMOS晶體管，由于第二NMOS晶體管的柵長大于等于第一PMOS晶體管的柵長，至少一個第二NMOS晶體管中至少有一個第二NMOS晶體管的柵長為第一PMOS晶體管柵長的兩倍以上，且每個第二NMOS晶體管包括以下連接關(guān)系：第二NMOS晶體管的漏極連接至少一個第一PMOS晶體管的漏極，第二NMOS晶體管的柵極接電源，且第二NMOS晶體管的源極接地；或第二NMOS晶體管的漏極連接至少一個第一PMOS晶體管的漏極，且第二NMOS晶體管的柵極接電源。由于本申請的延遲單元中設(shè)置有上述連接關(guān) 系的第二NMOS晶體管，并且對連接于第一PMOS晶體管的第二NMOS晶體管的柵長也進行了調(diào)整，從而減少了延遲單元中通過NMOS晶體管的電流，進而使通過NMOS晶體管的信號在上升沿被大幅度地延遲，同時使通過PMOS晶體管的電流基本保持不變，從而使通過PMOS晶體管的信號在下降沿僅被極小幅度地延遲，最終在保證SNFP具有足夠的讀裕度的同時，有效地降低了SNSP的延遲時間過大對器件性能的影響。

附圖說明

構(gòu)成本申請的一部分的說明書附圖用來提供對本發(fā)明的進一步理解，本發(fā)明的示意性實施例及其說明用于解釋本發(fā)明，并不構(gòu)成對本發(fā)明的不當(dāng)限定。在附圖中：

圖1示出了現(xiàn)有技術(shù)中MOS晶體管的工藝角的示意圖；

圖2示出了本發(fā)明中一種延遲單元的電路圖；以及

圖3示出了本發(fā)明中另一種延遲單元的電路圖。

具體實施方式

需要說明的是，在不沖突的情況下，本申請中的實施例及實施例中的特征可以相互組合。下面將參考附圖并結(jié)合實施例來詳細(xì)說明本發(fā)明。

需要注意的是，這里所使用的術(shù)語僅是為了描述具體實施方式，而非意圖限制根據(jù)本申請的示例性實施方式。如在這里所使用的，除非上下文另外明確指出，否則單數(shù)形式也意圖包括復(fù)數(shù)形式，此外，還應(yīng)當(dāng)理解的是，當(dāng)在本說明書中使用術(shù)語“包含”和/或“包括”時，其指明存在特征、步驟、操作、器件、組件和/或它們的組合。

為了便于描述，在這里可以使用空間相對術(shù)語，如“在……之上”、“在……上方”、“在……上表面”、“上面的”等，用來描述如在圖中所示的一個器件或特征與其他器件或特征的空間位置關(guān)系。應(yīng)當(dāng)理解的是，空間相對術(shù)語旨在包含除了器件在圖中所描述的方位之外的在使用或操作中的不同方位。例如，如果附圖中的器件被倒置，則描述為“在其他器件或構(gòu)造上方”或“在其他器件或構(gòu)造之上”的器件之后將被定位為“在其他器件或構(gòu)造下方”或“在其他器件或構(gòu)造之下”。因而，示例性術(shù)語“在……上方”可以包括“在……上方”和“在……下方”兩種方位。該器件也可以其他不同方式定位(旋轉(zhuǎn)90度或處于其他方位)，并且對這里所使用的空間相對描述做出相應(yīng)解釋。

由背景技術(shù)可知，由于上述四個工藝角FNFP、FNSP、SNFP和SNSP具有不同的延遲時間，其中SNSP的延遲時間最大，因此在保證SNFP具有足夠延遲時間的同時，SNSP的延遲時間會過大，從而會導(dǎo)致器件的性能變差。本發(fā)明的發(fā)明人針對上述問題進行研究，提供了一種延遲單元。如圖2至3所示，該延遲單元包括至少一個第一PMOS晶體管，第一PMOS晶體管的源極接電源，延遲單元還包括至少一個第二NMOS晶體管120，第二NMOS晶體管120的柵長大于等于第一PMOS晶體管的柵長，至少一個第二NMOS晶體管120中至少有一 個第二NMOS晶體管120的柵長為第一PMOS晶體管柵長的兩倍以上，且每個第二NMOS晶體管120包括以下連接關(guān)系：第二NMOS晶體管120的漏極連接至少一個第一PMOS晶體管的漏極，第二NMOS晶體管120的柵極接電源，且第二NMOS晶體管120的源極接地；或第二NMOS晶體管120的漏極連接至少一個第一PMOS晶體管的漏極，且第二NMOS晶體管120的柵極接電源。

由于本申請的延遲單元中設(shè)置有上述連接關(guān)系的第二NMOS晶體管，并且對連接于第一PMOS晶體管的第二NMOS晶體管的柵長也進行了調(diào)整，從而減少了延遲單元中通過NMOS晶體管的電流，進而使通過NMOS晶體管的信號在上升沿被大幅度地延遲，同時使通過PMOS晶體管的電流基本保持不變，從而使通過PMOS晶體管的信號在下降沿僅被極小幅度地延遲，最終在保證SNFP具有足夠的讀裕度的同時，有效地降低了SNSP的延遲時間過大對器件性能的影響。

在本發(fā)明的上述延遲單元中，優(yōu)選地，延遲單元還包括至少一個第一NMOS晶體管，第一NMOS晶體管的漏極接地，第一NMOS晶體管的柵長大于等于第一PMOS晶體管的柵長，且一個第一NMOS晶體管和一個第一PMOS晶體管組成一個CMOS反相器110，沿信號的傳輸方向上的第一個CMOS反相器110的輸入端為延遲單元的輸入端。上述CMOS反相器110由于第一NMOS晶體管和第一PMOS晶體管中一個總是截止的，從而能夠大幅度地降低功耗，并且也有效地提高了器件的處理速度。

更為優(yōu)選地，當(dāng)延遲單元還包括至少一個第一NMOS晶體管，且一個第一NMOS晶體管和一個第一PMOS晶體管組成一個CMOS反相器110時，每個第二NMOS晶體管120可以包括以下連接關(guān)系：第二NMOS晶體管120的漏極連接至少一個CMOS反相器110中第一PMOS晶體管的漏極，第二NMOS晶體管120的柵極接電源，且第二NMOS晶體管120的源極接地；或第二NMOS晶體管120的漏極連接至少一個CMOS反相器110的輸出端，且第二NMOS晶體管120的柵極接電源。具有上述柵長的第二NMOS晶體管120由于與CMOS反相器110連接，從而不僅能夠大幅度地降低功耗，有效地提高了器件的處理速度，還能夠減少了延遲單元中通過NMOS晶體管的電流，進而使通過NMOS晶體管的信號在上升沿被大幅度地延遲，同時使通過PMOS晶體管的電流基本保持不變，從而使通過PMOS晶體管的信號在下降沿僅被極小幅度地延遲。

在本發(fā)明的上述延遲單元中，優(yōu)選地，至少一個第一NMOS晶體管的柵長是第一PMOS晶體管柵長的兩倍以上。即在至少一個CMOS反相器110中NMOS晶體管的柵長遠大于其中PMOS晶體管的柵長，從而在具有上述CMOS反相器110的延遲單元中，低電平信號在通過CMOS反相器110時被NMOS晶體管大幅度的延遲，或者使通過PMOS晶體管的高電平信號在下降沿僅被極小幅度地延遲，從而在保證SNFP具有足夠的讀裕度的同時，進一步有效地降低了SNSP的延遲時間過大對器件性能的影響。

在本發(fā)明的上述延遲單元中，優(yōu)選地，延遲單元還包括至少一個第二PMOS晶體管，至少一個第二NMOS晶體管120中至少有一個第二NMOS晶體管120的柵長為第二PMOS晶體管柵長的兩倍以上，且第二PMOS晶體管的柵極接地VSS。即在延遲單元中至少有一個第 二NMOS晶體管120的柵長遠大于第二PMOS晶體管的柵長，從而在具有上述第二NMOS晶體管120和第二PMOS晶體管的延遲單元中，低電平信號在通過第二NMOS晶體管120時能夠被大幅度的延遲，并且使通過第二PMOS晶體管的高電平信號在下降沿僅被極小幅度地延遲，在保證SNFP具有足夠的讀裕度的同時，進一步有效地降低了SNSP的延遲時間過大對器件性能的影響。

在上述優(yōu)選的實施方式中，當(dāng)?shù)诙﨨MOS晶體管120連接在CMOS反相器110的輸出端，且第二NMOS晶體管120的柵極接電源VDD時，一個第二NMOS晶體管120和一個第二PMOS晶體管可以并聯(lián)組成一個CMOS傳輸門40，其電路示意圖如圖3所示。上述CMOS傳輸門40能夠同時通過高電平信號與低電平信號，從而在具有上述CMOS傳輸門40的延遲單元中，低電平信號在通過CMOS傳輸門40時被NMOS晶體管大幅度的延遲，同時使通過PMOS晶體管的高電平信號在下降沿僅被極小幅度地延遲，從而在保證SNFP具有足夠的讀裕度的同時，進一步有效地降低了SNSP的延遲時間過大對器件性能的影響。

在一種優(yōu)選的實施方式中，當(dāng)至少一個第一PMOS晶體管的漏極連接第二NMOS晶體管120的漏極，且第二NMOS晶體管120的源極接電源VDD時，至少一個第一PMOS晶體管中的第一PMOS晶體管的漏極還可以連接CMOS傳輸門40的輸入端；進一步地，當(dāng)至少一個CMOS反相器110的輸出端連接第二NMOS晶體管120的漏極，且第二NMOS晶體管120的柵極接電源VDD，第二PMOS晶體管的源極接地VSS時，上述CMOS反相器110還可以連接CMOS傳輸門40的輸入端。即上述延遲單元中可以有至少一個CMOS反相器110同時連接一個第二NMOS晶體管120和一個CMOS傳輸門40，從而能夠通過第二NMOS晶體管120和CMOS傳輸門40使低電平信號在通過CMOS傳輸門40時被NMOS晶體管大幅度的延遲，同時使通過PMOS晶體管的高電平信號在下降沿僅被極小幅度地延遲，進而在保證SNFP具有足夠的讀裕度的同時，進一步有效地降低了SNSP的延遲時間過大對器件性能的影響。

在本發(fā)明的上述延遲單元中，優(yōu)選地，延遲單元包括多個CMOS反相器110，且多個CMOS反相器110中的至少一個第一NMOS晶體管的源極連接一個第二NMOS晶體管120的漏極。在上述延遲單元中，當(dāng)有多個第一NMOS晶體管連接有一個第二NMOS晶體管120的漏極時，上述延遲單元能夠通過設(shè)置多個CMOS反相器110進一步的增加低電平信號的延遲時間，而由于通過CMOS反相器110的高電平信號在下降沿僅被極小幅度地延遲，進而在保證SNFP具有足夠的讀裕度的同時，能夠有效地降低SNSP的延遲時間過大對器件性能的影響。

在本發(fā)明的上述延遲單元中，優(yōu)選地，CMOS反相器110的輸出端直接連接有負(fù)載130。上述負(fù)載130可以根據(jù)現(xiàn)有技術(shù)進行選擇，優(yōu)選地，負(fù)載130為電容和/或電阻。上述負(fù)載130能夠使通過CMOS反相器110的信號被進一步地延遲。更為優(yōu)選地，延遲單元包括依次連接的多個初級延遲單元10，其中，初級延遲單元10包括CMOS反相器110和負(fù)載130，其電路示意圖如圖2所示。依次連接的多個CMOS反相器110、負(fù)載130組能夠進一步地對通過CMOS反相器110的信號進行延遲。

在本發(fā)明的上述延遲單元中，延遲單元還可以包括依次連接的與非門20和變頻器30，與非門20的輸入端連接沿信號的傳輸方向上的最后一個CMOS反相器110的輸出端，且變頻器 30的輸出端為延遲單元的輸出端Vout。其中，與非門20用于將高電平信號轉(zhuǎn)為低電平信號，將低電平信號轉(zhuǎn)為高電平信號進行傳輸；變頻器30靠其內(nèi)部IGBT的開斷來調(diào)整輸出電源的電壓和頻率，根據(jù)電機的實際需要來提供其所需的電源電壓，從而達到節(jié)能、調(diào)速的目的，并且變頻器30還具有過流、過壓和過載保護的作用。

從以上的描述中，可以看出，本發(fā)明上述的實施例實現(xiàn)了如下技術(shù)效果：本發(fā)明提供了一種延遲單元，該延遲單元包括至少一個第一PMOS晶體管和至少一個第二NMOS晶體管，由于第二NMOS晶體管的柵長大于等于第一PMOS晶體管的柵長，至少一個第二NMOS晶體管中至少有一個第二NMOS晶體管的柵長為第一PMOS晶體管柵長的兩倍以上，且每個第二NMOS晶體管包括以下連接關(guān)系：第二NMOS晶體管的漏極連接至少一個第一PMOS晶體管的漏極，第二NMOS晶體管的柵極接電源，且第二NMOS晶體管的源極接地；或第二NMOS晶體管的漏極連接至少一個第一PMOS晶體管的漏極，且第二NMOS晶體管的柵極接電源。由于本申請的延遲單元中設(shè)置有上述連接關(guān)系的第二NMOS晶體管，并且對連接于第一PMOS晶體管的第二NMOS晶體管的柵長也進行了調(diào)整，從而減少了延遲單元中通過NMOS晶體管的電流，進而使通過NMOS晶體管的信號在上升沿被大幅度地延遲，同時使通過PMOS晶體管的電流基本保持不變，從而使通過PMOS晶體管的信號在下降沿僅被極小幅度地延遲，最終在保證SNFP具有足夠的讀裕度的同時，有效地降低了SNSP的延遲時間過大對器件性能的影響。

以上所述僅為本發(fā)明的優(yōu)選實施例而已，并不用于限制本發(fā)明，對于本領(lǐng)域的技術(shù)人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明的保護范圍之內(nèi)。