本發(fā)明涉及半導(dǎo)體集成電路設(shè)計(jì)技術(shù)領(lǐng)域，尤其涉及一種低電壓應(yīng)用下帶正反饋的施密特觸發(fā)器。

背景技術(shù)：

施密特觸發(fā)器，是具有滯后特性的反相器，在數(shù)字電路中將用它作抗噪整形電路。施密特觸發(fā)器的電路結(jié)構(gòu)參考圖1所示，包括晶體管M1、M2、M3、M4、M5和M6，當(dāng)輸入端IN為低電平時(shí)，晶體管M1、M2導(dǎo)通，M3、M4、M5和M6截止，輸出端OUT輸出高電平。當(dāng)輸入端IN為高電平時(shí)，晶體管M1、M2、M5和M6截止，M3、M4導(dǎo)通，輸出端OUT輸出低電平。并且，當(dāng)輸入端IN由低電平逐漸上升到高電平過程中，電壓上升到M4的閾值電壓時(shí)，M4導(dǎo)通，由于輸出端仍為高電平，M6仍導(dǎo)通，M4、M6串聯(lián)分壓隨輸入端IN電壓升高而降低，輸入端IN電壓上升到和第二節(jié)點(diǎn)N2電壓的差值大于等于M3的閾值電壓時(shí)，M3導(dǎo)通，從而使得輸出端OUT翻轉(zhuǎn)為低電平。同樣的，當(dāng)輸入端IN由高電平逐漸下降到低電平過程中，輸入端IN電壓下降到VDDIO與M1的閾值電壓的差值時(shí)，M1導(dǎo)通，由于輸出端仍為低電平，M5導(dǎo)通，M1、M5串聯(lián)分壓隨輸入端IN電壓降低而升高，輸入端IN電壓下降到和第一節(jié)點(diǎn)N1電壓的差值大于等于M2的閾值電壓時(shí)，M2導(dǎo)通，使得輸出端OUT翻轉(zhuǎn)為高電平。

對(duì)于由高閾值電壓器件組成的施密特觸發(fā)器，當(dāng)VDDIO較低時(shí)(通常介于一倍閾值電壓和兩倍閾值電壓之間)，并且輸入端IN電壓不滿幅(V_IL>0，V_IH<VDDIO)時(shí)，盡管振幅(V_IL～V_IH)包含滯回窗口(Vt^-,Vt⁺)，M1或者M(jìn)4無法在高頻下快速上拉或者下拉以致M2或者M(jìn)3在半個(gè)周期內(nèi)無法及時(shí)開啟，最終使得輸出邏輯失效。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的在于，針對(duì)由高閾值電壓器件組成的施密特觸發(fā)電路，提供一種帶正反饋的施密特觸發(fā)器，解決在低電源電壓下且輸入信號(hào)不滿幅時(shí)，輸出電壓翻轉(zhuǎn)延遲的問題，從而改善施密特觸發(fā)器的輸出特性。

為解決上述技術(shù)問題，本發(fā)明提供一種施密特觸發(fā)器，包括：

第一晶體管，所述第一晶體管串聯(lián)于第一電位端與第一節(jié)點(diǎn)之間，柵極連接輸入端；

第二晶體管，所述第二晶體管串聯(lián)于所述第一節(jié)點(diǎn)與輸出端之間，柵極連接所述輸入端；

第三晶體管，所述第三晶體管串聯(lián)于所述輸出端與第二節(jié)點(diǎn)之間，柵極連接所述輸入端；

第四晶體管，所述第四晶體管串聯(lián)于所述第二節(jié)點(diǎn)與所述第二電位端之間，柵極連接所述輸入端；

第五晶體管，所述第五晶體管串聯(lián)于所述第二電位端與所述第一節(jié)點(diǎn)之間，柵極連接所述輸出端；

第六晶體管，所述第六晶體管串聯(lián)于所述第一電位端與所述第二節(jié)點(diǎn)之間，柵極連接所述輸出端；以及

第七晶體管，所述第七晶體管串聯(lián)于所述第五晶體管與所述第一節(jié)點(diǎn)之間或者串聯(lián)于所述第六晶體管與所述第二節(jié)點(diǎn)之間，所述第七晶體管的柵極連接所述輸出端，所述第七晶體管的源極和漏極相連。

可選的，還包括第八晶體管；若所述第七晶體管串聯(lián)于所述第五晶體管與所述第一節(jié)點(diǎn)之間，則所述第八晶體管串聯(lián)于所述第六晶體管與所述第二節(jié)點(diǎn)之間；若所述第七晶體管串聯(lián)于所述第六晶體管與所述第二節(jié)點(diǎn)之間，則所述第八晶體管串聯(lián)于所述第五晶體管與所述第一節(jié)點(diǎn)之間；所述第八晶體管的柵極連接所述輸出端，所述第八晶體管的源極和漏極相連。

可選的，所述第一晶體管、所述第二晶體管以及所述第五晶體管均為PMOS晶體管，所述第三晶體管、所述第四晶體管以及所述第六晶體管均為NMOS晶體管。

可選的，若所述第七晶體管串聯(lián)于所述第五晶體管與所述第一節(jié)點(diǎn)之間， 則所述第七晶體管為PMOS晶體管，所述第七晶體管的襯底連接所述第一電位端。

可選的，所述第八晶體管為NMOS晶體管，所述第八晶體管的襯底連接所述第二電位端。

可選的，若所述第七晶體管串聯(lián)于所述第六晶體管與所述第二節(jié)點(diǎn)之間，則所述第七晶體管為NMOS晶體管，所述第七晶體管的襯底連接所述第二電位端。

可選的，所述第八晶體管為PMOS晶體管，所述第八晶體管的襯底連接所述第一電位端。

可選的，還包括第九晶體管，所述第九晶體管串聯(lián)于所述第五晶體管與所述第二電位端之間，所述第九晶體管的柵極連接第一控制信號(hào)，襯底連接所述第二電位端。

可選的，所述第九晶體管為NMOS晶體管。

可選的，所述第一控制信號(hào)連接高電位。

可選的，還包括第十晶體管，所述第十晶體管串聯(lián)于所述第六晶體管與所述第一電位端之間，所述第十晶體管的柵極連接第二控制信號(hào)，襯底連接所述第一電位端。

可選的，所述第十晶體管為PMOS晶體管。

可選的，所述第二控制信號(hào)連接低電位。

可選的，所述第一電位端連接高電位，所述第二電位端連接地電位。

本發(fā)明的施密特觸發(fā)器，第七晶體管作為正反饋電容器，在高頻下通過電容耦合使輸出端電壓隨第一節(jié)點(diǎn)電壓的上升而更快上升，使得第二晶體管更早的導(dǎo)通，從而使得輸出端信號(hào)更快翻轉(zhuǎn)?；蛘?，在高頻下通過電容耦合使輸出端電壓隨第二節(jié)點(diǎn)電壓的下降更快下降，使得第三晶體管更早的導(dǎo)通，從而使得輸出端信號(hào)更快翻轉(zhuǎn)。針對(duì)由高閾值電壓器件組成的施密特觸發(fā)電路，本發(fā)明在低第一電位端下且輸入端信號(hào)不滿幅時(shí)，改善電壓輸出特性。

附圖說明

圖1為現(xiàn)有技術(shù)中的施密特觸發(fā)器的電路圖；

圖2為本發(fā)明施密特觸發(fā)器一實(shí)施例中的電路圖；

圖3為本發(fā)明一實(shí)施例中施密特觸發(fā)器的輸入輸出波形圖；

圖4為本發(fā)明施密特觸發(fā)器另一實(shí)施例中的電路圖。

具體實(shí)施方式

下面將結(jié)合示意圖對(duì)本發(fā)明的施密特觸發(fā)進(jìn)行更詳細(xì)的描述，其中表示了本發(fā)明的優(yōu)選實(shí)施例，應(yīng)該理解本領(lǐng)域技術(shù)人員可以修改在此描述的本發(fā)明，而仍然實(shí)現(xiàn)本發(fā)明的有利效果。因此，下列描述應(yīng)當(dāng)被理解為對(duì)于本領(lǐng)域技術(shù)人員的廣泛知道，而并不作為對(duì)本發(fā)明的限制。

本發(fā)明的核心思想在于，在第一節(jié)點(diǎn)與第五晶體管之間連接第七晶體管，在輸入端電壓由高電位下降到低電位過程中，第七晶體管作為正反饋電容器，在高頻下通過電容耦合使輸出端電壓隨第一節(jié)點(diǎn)電壓的上升而更快上升，使得第二晶體管更早的導(dǎo)通，從而使得輸出端信號(hào)更快翻轉(zhuǎn)。并且，在第二節(jié)點(diǎn)與第六晶體管之間還連接第八晶體管，在輸入端電壓由低電位上升到高電位過程中，第八晶體管作為正反饋電容器，在高頻下通過電容耦合使輸出端電壓隨第二節(jié)點(diǎn)電壓的下降更快下降，使得第三晶體管更早的導(dǎo)通，從而使得輸出端信號(hào)更快翻轉(zhuǎn)。

下文結(jié)合圖2-圖3對(duì)本發(fā)明的施密特觸發(fā)的電路圖進(jìn)行具體說明。

參考圖2所示，本發(fā)明一實(shí)施例中的施密特觸發(fā)器包括：

第一晶體管M1，所述第一晶體管M1串聯(lián)于第一電位端VDDIO與第一節(jié)點(diǎn)N1之間，第一晶體管M1為PMOS晶體管，源極連接第一電位端VDDIO，漏極連接第一節(jié)點(diǎn)N1，柵極連接輸入端IN，襯底接第一電位端VDDIO，在本實(shí)施例中，第一電位端VDDIO為高電位，例如，1.62-5V之間的電壓值；

第二晶體管M2，所述第二晶體管M2串聯(lián)于第一節(jié)點(diǎn)N1與輸出端OUT之間，第二晶體管M2為PMOS晶體管，源極連接第一節(jié)點(diǎn)N1，漏極連接輸出端OUT，柵極連接所述輸入端IN，襯底接第一電位端VDDIO；

第三晶體管M3，所述第三晶體管M3串聯(lián)于所述輸出端OUT與第二節(jié)點(diǎn)N2之間，第三晶體管M3為NMOS晶體管，源極連接所述第二節(jié)點(diǎn)N2，漏極連接所述輸出端OUT，柵極連接所述輸入端，襯底接第二電位端GND；

第四晶體管M4，所述第四晶體管M4串聯(lián)于所述第二節(jié)點(diǎn)N2與第二電位端GND之間，第四晶體管M4為NMOS晶體管，源極連接所述第二電位端GND，漏極連接所述第二節(jié)點(diǎn)N2，柵極連接所述輸入端IN，襯底接第二電位端GND，在本實(shí)施例中，第二電位端GND為地電位；

第五晶體管M5，所述第五晶體管M5串聯(lián)于所述第二電位端GND與所述第一節(jié)點(diǎn)N1之間，第五晶體管M5為PMOS晶體管，第五晶體管M5的柵極連接所述輸出端OUT、襯底連接第一電位端VDDIO。并且，第五晶體管M5與第一節(jié)點(diǎn)N1之間串聯(lián)第七晶體管M7，第七晶體管M7為PMOS晶體管，第七晶體管M7的柵極連接所述輸出端OUT、第七晶體管M7的襯底連接第一電位端VDDIO，第七晶體管M7的源極和漏極相連至第一節(jié)點(diǎn)N1，第五晶體管M5的源極連接第七晶體管M7的漏極和源極。第五晶體管M5與所述第二電位端GND之間連接第九晶體管M9，第五晶體管M5的漏極連接第九晶體管M9的漏極，第九晶體管M9為NMOS晶體管，第九晶體管N9的源極連接第二電位端GND，第九晶體管M9的柵極連接第一控制信號(hào)IE_P，第一控制信號(hào)IE_P連接高電位，使得施密特觸發(fā)器工作時(shí)，第九晶體管M9導(dǎo)通。

可以理解的是，在第五晶體管M5與第一節(jié)點(diǎn)N1之間還可以連接多個(gè)第七晶體管M7，每個(gè)第七晶體管M7的柵極連接輸出端OUT、襯底連接第一電位端VDDIO，源極和漏極相連，每個(gè)第七晶體管M7作為一個(gè)電容器，使得在高頻下通過多個(gè)第七晶體管M7的電容耦合使輸出端OUT電壓隨第一節(jié)點(diǎn)N1電壓的上升而更快上升，使得第二晶體管M2更早的導(dǎo)通，從而使得輸出端OUT翻轉(zhuǎn)。

第六晶體管M6，所述第六晶體管M6串聯(lián)于所述第一電位端VDDIO與所述第二節(jié)點(diǎn)N2之間，第六晶體管M6為NMOS晶體管，第六晶體管M6的柵極連接所述輸出端OUT，襯底接第二電位端GND。并且，第六晶體管M6與第二節(jié)點(diǎn)N2之間連接第八晶體管M8，第八晶體管M8為NMOS晶體管，第八晶體管M8的柵極連接輸出端OUT、第八晶體管M8的襯底連接第二電位端GND，第八晶體管M8的源極和漏極相連至第二節(jié)點(diǎn)N2，第六晶體管M6的源極連接第八晶體管M8的源極和漏極。第六晶體管M6與第一電位端VDDIO之間連接第十晶體管M10，第六晶體管M6的漏極連接第十晶體管M10的漏極，第十晶 體管M10為PMOS晶體管，第十晶體管M10的源極連接第一電位端VDDIO，襯底接第一電位端VDDIO，第十晶體管M10的柵極連接第二控制信號(hào)IE_N，第二控制信號(hào)IE_N連接低電位，使得施密特觸發(fā)器工作時(shí)，第十晶體管M10導(dǎo)通。

同樣的，在第六晶體管M6與第二節(jié)點(diǎn)N2之間還可以連接多個(gè)第八晶體管M8，每個(gè)第八晶體管M8的柵極連接輸出端OUT、襯底連接第二電位端GND，源極和漏極相連，每個(gè)第八晶體管M8作為一個(gè)電容器，使得在高頻下通過多個(gè)第八晶體管M8的電容耦合使輸出端OUT電壓隨第二節(jié)點(diǎn)N2電壓的下降而更快下降，使得第三晶體管M3更早的導(dǎo)通，從而使得輸出端OUT翻轉(zhuǎn)。

本實(shí)施例中的施密特觸發(fā)器的工作過程如下：

輸入端IN為高電位時(shí)，第一晶體管M1、第二晶體管M2截止，第三晶體管M3、第四晶體管M4導(dǎo)通，輸出端OUT輸出第二電位端GND的電壓。在輸入端IN的電壓由高電位下降到低電位過程中，第一晶體管M1先導(dǎo)通，輸出端OUT的初始電位為低，第五晶體管M5也導(dǎo)通，于是第一節(jié)點(diǎn)N1的電壓由第一晶體管M1和第五晶體管M5的分壓決定，且隨輸入端IN電壓降低而升高，由于是高閾值電壓器件，在高頻下第一節(jié)點(diǎn)N1的上升響應(yīng)遲緩。然而，由于第七晶體管M7的存在，輸出端OUT電壓通過第七晶體管M7的電容耦合隨第一節(jié)點(diǎn)N1電壓有所增加，升高的輸出端OUT電壓作為第五晶體管M5的柵極電壓通過第一晶體管M1和第五晶體管M5的分壓進(jìn)一步抬高第一節(jié)點(diǎn)N1的電壓，從而更快開啟第二晶體管M2，使得輸出端OUT信號(hào)快速翻轉(zhuǎn)為高電位。

輸入端IN的電壓為低電位，第三晶體管M3、第四晶體管M4截止，第一晶體管M1、第二晶體管M2導(dǎo)通，使得輸出端OUT輸出第一電位端VDDIO的電壓，即高電位。在輸入端IN的電壓由低電位上升到高電位過程中，第四晶體管M4先導(dǎo)通，輸出端OUT的初始電位為高，第六晶體管M6也導(dǎo)通，于是第二節(jié)點(diǎn)N2的電壓由第六晶體管M6和第四晶體管M4的分壓決定，且隨輸入端IN電壓升高而降低，由于是高閾值電壓器件，在高頻下第二節(jié)點(diǎn)N2的下降響應(yīng)遲。然而，由于第八晶體管M8的存在，輸出端OUT電壓通過第八晶體管M8的電容耦合隨第二節(jié)點(diǎn)N2電壓有所降低，下降的輸出端OUT的電壓作為第六晶體管M6的柵極電壓通過第六晶體管M6和第四晶體管M4的分壓進(jìn)一步降 低第二節(jié)點(diǎn)N2電壓，從而更快開啟第四晶體管M4，使得輸出信號(hào)快速翻轉(zhuǎn)為低電位。

參考圖3所示，圖3中給出了不同電壓值的第一電位端VDDIO下，同樣都是由高閾值電壓器件組成的電路，當(dāng)輸入端IN的輸入振幅(V_IL～V_IH)不滿幅時(shí)，本實(shí)施例中的施密特觸發(fā)器與現(xiàn)有技術(shù)中的施密特觸發(fā)器的輸出端OUT的電壓隨輸入端IN的電壓的關(guān)系，下面分別對(duì)第一電位端VDDIO的電壓為5V、1.8V、1.62V為例進(jìn)行說明。

當(dāng)?shù)谝浑娢欢薞DDIO的電壓為5V時(shí)，輸入端IN的信號(hào)(V_IL～V_IH)為1～3.5V，對(duì)于現(xiàn)有技術(shù)中的施密特觸發(fā)器，盡管是高閾值電壓器件，但由于第一電位端VDDIO電壓較高，VDDIO和輸入低電位(V_IL)的差值，以及輸入高電位(V_IH)都較高，因此在高頻下第一晶體管M1和第四晶體管M4上的過驅(qū)動(dòng)電壓(晶體管柵極源極的壓差與晶體管閾值電壓之間的差，Vgs-Vt)分別在輸入端IN的信號(hào)從高電位到低電位或低電位到高電位時(shí)都足夠大，使得第二晶體管M2或第二晶體管M3輸出的漏極電流Id較大，保證第二晶體管M2或第三晶體管M3能夠及時(shí)開啟，高頻下輸出特性依然能保持的較好。從圖3中可以看出，相同條件下現(xiàn)有技術(shù)的輸出端OUT1與本發(fā)明的輸出端OUT2的輸出波形重合，因此，即使在輸入端IN不滿幅的情況下，輸出端OUT的輸出特性不會(huì)受到影響。

當(dāng)?shù)谝浑娢欢薞DDIO的電壓為1.8V時(shí)，輸入端IN的信號(hào)(V_IL～V_IH)為0.36～1.26V，OUT3為現(xiàn)有技術(shù)中的輸出端OUT的電壓，OUT4為本發(fā)明的輸出端OUT的電壓。從圖3中可以看出，本發(fā)明的輸出電壓OUT4上升或下降的更快，因此輸出波形更好。

同樣的，當(dāng)?shù)谝浑娢欢薞DDIO的電壓為1.62V，輸入端IN信號(hào)(V_IL～V_IH)為0.324～1.134V，OUT5為現(xiàn)有技術(shù)中的輸出端OUT的電壓，OUT6為本發(fā)明的輸出端OUT的電壓。從圖3中可以看出，現(xiàn)有技術(shù)中，由于第一電位端VDDIO的電壓較小，在高頻下，由于較低的過驅(qū)動(dòng)電壓，高閾值電壓的第一晶體管M1和第四晶體管M4分別在輸入端IN的信號(hào)從高電位到低電位或低電位到高電位時(shí)響應(yīng)延緩，導(dǎo)致第二晶體管M2或第三晶體管M3無法在半個(gè)周期及時(shí)開啟，進(jìn)而使得輸出端OUT的輸出電壓OUT5難以實(shí)現(xiàn)電壓的翻轉(zhuǎn)，甚至輸出電壓 OUT5一直處于低電位狀態(tài)。然而，本發(fā)明的輸出電壓OUT6由于第七晶體管M7和第八晶體管M8的正反饋?zhàn)饔茫诟哳l下上升或下降的更快，可以實(shí)現(xiàn)輸出信號(hào)的更快翻轉(zhuǎn)，使得輸出端OUT的輸出特性得到很好的改善。

參考圖4所示，在本發(fā)明的另一實(shí)施例中，第七晶體管M7串聯(lián)于第六晶體管M6與第二節(jié)點(diǎn)N2之間，第八晶體管M8串聯(lián)于第五晶體管M5與第一節(jié)點(diǎn)N1之間，此時(shí)，第七晶體管M7為NMOS晶體管，第八晶體管M8為PMOS晶體管。第七晶體管M7在高頻下通過電容耦合使輸出端OUT電壓隨第二節(jié)點(diǎn)N2電壓的下降更快下降，使得第三晶體管M3更早的導(dǎo)通，從而使得輸出端OUT翻轉(zhuǎn)。同樣的，第八晶體管M8在高頻下通過電容耦合使輸出端OUT電壓隨第一節(jié)點(diǎn)N1電壓的上升而更快上升，使得第二晶體M2更早的導(dǎo)通，從而使得輸出端OUT翻轉(zhuǎn)。

綜上所述，本發(fā)明的施密特觸發(fā)器，第七晶體管作為正反饋電容器，在高頻下通過電容耦合使輸出端電壓隨第一節(jié)點(diǎn)電壓的上升而更快上升，使得第二晶體管更早的導(dǎo)通，從而使得輸出端信號(hào)更快翻轉(zhuǎn)?；蛘?，在高頻下通過電容耦合使輸出端電壓隨第二節(jié)點(diǎn)電壓的下降更快下降，使得第三晶體管更早的導(dǎo)通，從而使得輸出端信號(hào)更快翻轉(zhuǎn)。針對(duì)由高閾值電壓器件組成的施密特觸發(fā)電路，本發(fā)明在低第一電位端下且輸入端信號(hào)不滿幅時(shí)，改善電壓輸出特性。

顯然，本領(lǐng)域的技術(shù)人員可以對(duì)本發(fā)明進(jìn)行各種改動(dòng)和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動(dòng)和變型在內(nèi)。