本發(fā)明的實(shí)施例涉及電子電路的領(lǐng)域，具體涉及一種用于擴(kuò)頻時(shí)鐘產(chǎn)生器的分?jǐn)?shù)分頻器型分?jǐn)?shù)N型鎖相回路。

背景技術(shù)：

擴(kuò)頻時(shí)鐘(Spread Spectrum Clock，SSC)信號用于電子組件，以利于抑制電磁干擾。SSC信號根據(jù)期望的調(diào)制形狀函數(shù)(例如正弦波、三角波等)而具有不同頻率的時(shí)鐘，前述不同頻率通常在最小/最大值之間振蕩。SSC信號可借由根據(jù)預(yù)定的調(diào)制頻率及調(diào)制角度對鎖相回路電路(Phase Locked Loop,PLL)所產(chǎn)生的時(shí)鐘信號頻率進(jìn)行調(diào)制而產(chǎn)生。積分三角調(diào)制器(sigma-delta modulator)型分?jǐn)?shù)N型鎖相回路(fractional-N PLL)可用以產(chǎn)生SSC信號；然而，積分三角調(diào)制器的量化噪聲會對鎖相回路輸出引發(fā)抖動(dòng)(jitter)。

技術(shù)實(shí)現(xiàn)要素：

實(shí)施例描述了使用分?jǐn)?shù)N型鎖相回路(PLL)的技術(shù)。某些實(shí)施例描述用于擴(kuò)頻時(shí)鐘(SSC)產(chǎn)生器的分?jǐn)?shù)分頻器型分?jǐn)?shù)N型鎖相回路(PLL)，其利用相位平均技術(shù)來抑制相位內(nèi)插器非線性。某些實(shí)施例基于具有混合有限脈沖響應(yīng)(finite impulse response，F(xiàn)IR)濾波的分?jǐn)?shù)分頻器來描述分?jǐn)?shù)N型鎖相回路。某些實(shí)施例描述用于混合有限脈沖響應(yīng)分?jǐn)?shù)N型鎖相回路的小型且低功率分頻器。

附圖說明

在所附附圖中以示例但非限制性的方式圖示本發(fā)明的實(shí)施例，在這些附圖中，相同附圖標(biāo)記指代相同要素。

圖1為根據(jù)本發(fā)明的一實(shí)施例顯示擴(kuò)頻時(shí)鐘產(chǎn)生器電路。

圖2A為根據(jù)本發(fā)明的一實(shí)施例顯示產(chǎn)生“mmd_clk”及延遲時(shí)鐘“mmd_clk_d”信號的多模數(shù)分頻器的概要示意圖。

圖2B為根據(jù)本發(fā)明的一實(shí)施例顯示多模數(shù)分頻器及相位內(nèi)插器的時(shí)序圖。

圖3A為根據(jù)本發(fā)明的一實(shí)施例顯示積分三角調(diào)制器分?jǐn)?shù)N型鎖相回路的組件。

圖3B為根據(jù)本發(fā)明的一實(shí)施例顯示相位平均技術(shù)的波形。

圖4A及圖4B為根據(jù)本發(fā)明的一實(shí)施例顯示利用相位平均操作來抑制相位內(nèi)插器非線性的電路。

圖5為根據(jù)本發(fā)明的一實(shí)施例顯示擴(kuò)頻時(shí)鐘(SSC)產(chǎn)生器電路。

圖6A至圖6C為根據(jù)本發(fā)明的一實(shí)施例顯示用以對量化噪聲進(jìn)行濾波的混合有限脈沖響應(yīng)濾波組件。

圖7A為根據(jù)本發(fā)明的一實(shí)施例顯示用于分?jǐn)?shù)分頻器的分頻器控制邏輯。

圖7B及圖7C為根據(jù)本發(fā)明的一實(shí)施例顯示所使用的有限脈沖響應(yīng)多相位分?jǐn)?shù)分頻器的功能。

圖8A至圖8D為根據(jù)本發(fā)明的一實(shí)施例顯示有限脈沖響應(yīng)反饋分頻器電路。

圖9為根據(jù)本發(fā)明的一實(shí)施例顯示分?jǐn)?shù)分頻器的分頻器控制邏輯。

圖10為根據(jù)本發(fā)明的一實(shí)施例顯示包含利用SSC產(chǎn)生的信號的邏輯的裝置或系統(tǒng)。

具體實(shí)施方式

本文描述了用于擴(kuò)頻時(shí)鐘(SSC)產(chǎn)生器的分?jǐn)?shù)分頻器和分?jǐn)?shù)N型鎖相回路(PLL)的裝置、系統(tǒng)和方法。在下文中，闡述了詳細(xì)細(xì)節(jié)以提供對實(shí)施例的全面理解。然而，本領(lǐng)域的技術(shù)人員將認(rèn)識到，本文所買哦書的技術(shù)可以在沒有以下一個(gè)或更多細(xì)節(jié)的情況下實(shí)踐、或者利用其它方法、組件、材料等來實(shí)踐。在其他情況中，未詳細(xì)示出或描述已知的結(jié)構(gòu)、材料或操作，以避免模糊某些方面。

于本發(fā)明的某些實(shí)施例中，積分三角調(diào)制器型分?jǐn)?shù)N型鎖相回路可用以產(chǎn)生擴(kuò)頻時(shí)鐘(SSC)信號，其由電子組件使用以抑制電磁干擾(EMI)。積分三角調(diào)制器所產(chǎn)生的量化噪聲可對鎖相回路輸出引發(fā)抖動(dòng)；為了減少此量化噪聲，本發(fā)明的實(shí)施例可利用下述的多相位分頻器(multi-phase dividers)、有限脈沖響應(yīng)(FIR)濾波器及數(shù)字模擬轉(zhuǎn)換器(DAC)補(bǔ)償技術(shù)。

相位旋轉(zhuǎn)器(Phase rotator)或相位內(nèi)插器(Phase Interpolator，PI)允許其采樣時(shí)鐘的相位得以以非常微小的增量進(jìn)行調(diào)整。分?jǐn)?shù)N型分頻器允許鎖相回路合成器得以具有比參考頻率還細(xì)微的頻率分辨率。分?jǐn)?shù)分頻器可包含一相位內(nèi)插器，且若分頻比步進(jìn)(step)夠細(xì)微則可用于整數(shù)鎖相回路，或可用于積分三角型分?jǐn)?shù)N型鎖相回路以減少量化噪聲；然而，相位內(nèi)插器的非線性可能會在輸出時(shí)鐘頻譜中造成突波(spurs)或混附波。如下所述，此處稱為相位平均技術(shù)的程序用以抑制相位內(nèi)插器的非線性，并移除輸出時(shí)鐘頻譜中的突波及混附波。

圖1為根據(jù)本發(fā)明的一實(shí)施例顯示擴(kuò)頻時(shí)鐘產(chǎn)生器電路。于此實(shí)施例中，擴(kuò)頻時(shí)鐘(SSC，spread spectrum clock)產(chǎn)生電路100包含分?jǐn)?shù)N型鎖相回路(PLL)104，其顯示進(jìn)一步包含相位頻率偵測器105，相位頻率偵測器(phase-frequency detector，PFD)105接收顯示為“ref_clk”的參考時(shí)鐘信號以及顯示為“pi_out”的分?jǐn)?shù)分頻器110(將于下進(jìn)一步敘述)輸出。相位頻率偵測器105可比較ref_clk及pi_out之間的頻率及相位差異。例如，當(dāng)ref_clk的上升邊緣領(lǐng)先(或落后)于pi_out，則PFD105可產(chǎn)生一向上(或向下)脈沖，其持續(xù)時(shí)間等于其間的相位差異。PFD105顯示成將向上及向下的信號提供至電荷泵106；回路濾波器107對向上(up)/向下(dn)脈沖進(jìn)行濾波，并提供增加/降低的輸出以控制壓控振蕩器(voltage controlled oscillator，VCO)108，于其中前述增加/降低的控制電壓會增加/降低壓控振蕩器的振蕩頻率。顯示為“vco_clk”的VCO108的輸出為電路100的擴(kuò)頻時(shí)鐘輸出信號，且應(yīng)與沒有擴(kuò)頻時(shí)鐘(SSC)調(diào)制的vco_clk相比。

分?jǐn)?shù)分頻器110，于其中分頻器數(shù)值每一段時(shí)間會改變，包含多模數(shù)分頻器(Multi-Modulus Divider，MMD)112，其接收vco_clk，以及n位的相位內(nèi)插器114，其接收來自于MMD的經(jīng)除頻時(shí)鐘信號；每一組件顯示成分別使用獨(dú)立的控制字組—“mmd”及“ph<n-1:0>“。控制字組“mmd”控制MMD112的分頻比，而控制字組“ph<n-1:0>”選擇n位的相位內(nèi)插器114的相位。上述控制字組來自于下述數(shù)字方塊150的組件。此外，除了提供輸出至PFD105以外，分?jǐn)?shù)分頻器110亦提供輸出時(shí)鐘“clk”至積分三角調(diào)制器120。

如此圖所示，數(shù)字方塊150包含三個(gè)小部分—擴(kuò)頻時(shí)鐘(SSC)形狀產(chǎn)生器104、積分三角調(diào)制器120以及相位累加器(phase accumulator)(或用于分?jǐn)?shù)分頻器的相位控制邏輯)124。擴(kuò)頻時(shí)鐘(SSC)形狀產(chǎn)生器102提供一輸出至積分三角調(diào)制器120。SSC形狀產(chǎn)生器102顯示成產(chǎn)生若干個(gè)輸出信號(此處另稱為代碼)?！癷nt.frac”代碼為分頻比，其中“int”為分頻比的整數(shù)部分，而“frac”為分頻比的分?jǐn)?shù)部分。由于n位的相位內(nèi)插器114用于分頻器110，故分頻器具有1/(2ⁿ)的步進(jìn)。因此，“frac<k-n+1,0>”的下方位輸入至積分三角調(diào)制器120，而積分三角調(diào)制器的輸出增加回總和節(jié)點(diǎn)122處的上方位“frac<k-1:k-n>”及“int”(其中“frac”具有k的長度)。

積分三角調(diào)制器120的輸出的整數(shù)部分顯示為“sdm_int”，而分?jǐn)?shù)部分為“sdm_frac<n-1:0>”。代碼“sdm_frac<n-1:0>”輸入至相位累加器124(此處另稱為相位旋轉(zhuǎn)器)，其輸出代碼“ph<n-1:0>”。代碼“ph<n-1:0>”控制n位的相位內(nèi)插器114的輸出的相位，而代碼“sdm_frac<n-1:0>”控制相位內(nèi)插器在每一周期所跳躍的相位步進(jìn)。相位累加器的攜帶位增加至總和節(jié)點(diǎn)126處的“sdm_int”，而總和“mmd”控制MMD112的分頻比。

圖2A為根據(jù)本發(fā)明的一實(shí)施例顯示產(chǎn)生“mmd_clk”及延遲時(shí)鐘“mmd_clk_d”信號的多模數(shù)分頻器的概要示意圖。多模數(shù)分頻器(MMD)200(其例如可對應(yīng)至圖1的MMD112)包含整數(shù)分頻器202以及二個(gè)數(shù)字正反器(digital flip-flops，DFFs)204及206?！皏co_clk”輸入至整數(shù)分頻器202，且其輸出信號“div_out”；此時(shí)鐘由DFF204所采樣，前述DFF204顯示成由時(shí)鐘信號“vco_clk”所觸發(fā)，且此DFF輸出“mmd_clk”。此信號顯示成再次由DFF206采樣，前述DFF206亦由“vco_clk”觸發(fā)，且此DFF輸出另一時(shí)鐘信號“mmd_clk_d”。

圖2B根據(jù)本發(fā)明的一實(shí)施例顯示MMD(例如圖1的MMD112)及相位內(nèi)插器(例如圖1的相位內(nèi)插器114)的時(shí)序圖。時(shí)序圖250顯示“mmd_clk_d”為經(jīng)除頻的時(shí)鐘信號“mmd_clk”的延遲；延遲期間顯示為“Tvco”，其包含一個(gè)壓控振蕩器時(shí)鐘周期?！癿md_clk”及“mmd_clk_d”信號輸入至一n位相位內(nèi)插器，且相位內(nèi)插器將整個(gè)Tvco分成2ⁿ個(gè)相位(亦即從輸入時(shí)鐘的相位產(chǎn)生2ⁿ個(gè)相位偏移的輸出)。

分?jǐn)?shù)分頻器的操作可借由下述實(shí)例來描述：一個(gè)4位的相位內(nèi)插器可提供一個(gè)1/16相位步進(jìn)，而例如40+7/16的分頻比可予以實(shí)現(xiàn)。其步驟可下所述：

假設(shè)“vco_clk”及最初的相位內(nèi)插器相位起始于“0”，MMD的分頻比可設(shè)為“40”，意指MMD輸出“vco_clk”的第40個(gè)及第41個(gè)周期。相位內(nèi)插器的相位步進(jìn)可設(shè)為“7”，第一個(gè)相位內(nèi)插器輸出發(fā)生于40+7/16Tvco。

之后，MMD再一次設(shè)定為“40”，且其提供“vco_clk”的第80個(gè)及第81個(gè)周期；然而，相位內(nèi)插器設(shè)定為“14”，第二個(gè)相位內(nèi)插器發(fā)生于80+14/16Tvco的時(shí)點(diǎn)。然而，第一及第二相位內(nèi)插器輸出之間的時(shí)間差為40+7/16Tvco。

MMD接續(xù)設(shè)定為“41”，且其提供“vco_clk”的第121個(gè)及第122個(gè)周期至相位內(nèi)插器的輸入；相位內(nèi)插器設(shè)定為“5”。第三相位內(nèi)插器輸出發(fā)生于121+5/16Tvco，第二及第三相位內(nèi)插器輸出之間的時(shí)間差再一次為40+7/16Tvco。

因此，40+7/16的分?jǐn)?shù)分頻比予以實(shí)現(xiàn)。參照回圖1，相位累加器124由相位步進(jìn)控制字組“sdm_frac<n-1:0>”所控制，其溢位增加至“int”，其改變了MMD112的分頻比。

于實(shí)施例中，相位內(nèi)插器為非線性，意指相位內(nèi)插器的相位步進(jìn)并不一致，如此可能會造成量化噪聲提高。例如，為了實(shí)現(xiàn)40+7/16的分頻比，當(dāng)40個(gè)周期的“vco_clk”的MMD計(jì)數(shù)器為固定不變時(shí)，相位內(nèi)插器的相位步進(jìn)非一致(亦即從ph0到ph7的7/16Tvco不同于ph1到ph8)。因此，相位內(nèi)插器非線性可能會造成混附波及突波，且可能會增加量化噪聲。

圖3A為根據(jù)本發(fā)明的一實(shí)施例顯示積分三角調(diào)制器分?jǐn)?shù)N型鎖相回路的組件。于此實(shí)例中，有2ⁿ個(gè)分?jǐn)?shù)分頻器310、相位頻率偵測器(PFD)302及耦合至回路濾波器306的電荷泵304。電荷泵電流為原始電流的2ⁿ分之一。例如若n＝4，則有16個(gè)分?jǐn)?shù)分頻器、16個(gè)PFD以及16個(gè)電荷泵。假定第一個(gè)相位內(nèi)插器借由從第12個(gè)相位跳躍至第三個(gè)相位而實(shí)現(xiàn)了7/16Tvco的相位步進(jìn)，接著第二個(gè)相位內(nèi)插器藉由從第13個(gè)相位跳躍至第4個(gè)相位而實(shí)現(xiàn)了7/16Tvco的相位步進(jìn)，諸如此類。因此，16個(gè)相位跳躍操作的總和為7個(gè)周期，相位總和由16個(gè)電荷泵所平均；若PFD302及電荷泵304匹配，則相等的相位步進(jìn)為7/16Tvco的相位步進(jìn)。此實(shí)例步驟若進(jìn)一步由圖3B的圖350所顯示；然而，本發(fā)明的實(shí)施例可實(shí)行更少的組件，且仍然可在對應(yīng)的相位總和平均中實(shí)現(xiàn)大部分的相等量化噪聲抑制，如下所述。

圖4A及圖4B為根據(jù)本發(fā)明的一實(shí)施例顯示利用相位平均操作來抑制相位內(nèi)插器非線性的電路。如電路400中所示，單一共享多模數(shù)分頻器(MMD)402予以利用，且其分頻比由信號“mmd_0”所控制。

此信號顯示成由圖4B的控制邏輯490所產(chǎn)生，且可包含第一相位內(nèi)插器的整數(shù)分頻比。除了信號“clk”及“clk_d”以外，MMD402顯示成提供另一時(shí)鐘“clk_2d”，其為“clk”的二個(gè)Tvco延遲。

類似于上述實(shí)施例，2ⁿ個(gè)相位內(nèi)插器予以使用，其由信號“ph_k”所控制，其中如控制電路450所顯示，k從1變化到2ⁿ。多工器(MUX)406用于每一相位內(nèi)插器404；每一多工器選擇一組時(shí)鐘信號(顯示為{clk,clk_d})或另一組時(shí)鐘信號(顯示為{clk_d,clk_2d})，以輸入至其各自的相位內(nèi)插器。

每一多工器406顯示成由信號“delta_mmd_k”所控制；于此實(shí)例中，控制字組為單一位，以從兩組時(shí)鐘信號中選擇。如控制電路450中所示，“ph_k”及“delta_mmd_k”信號來自于總和節(jié)點(diǎn)452的輸出。例如，若一周期處的ph_0為9/16，且第k個(gè)相位內(nèi)插器的最初相位設(shè)定為11/16，則“ph_k”為”2/16”而“delta_mmd_k”為“1”。

于此實(shí)例中，最初相位取決于期望的相位平均；例如，若期望的相位平均粒度為16，則第一相位累加器最初會設(shè)定為0/16，第一相位內(nèi)插器從開始的相位0跳躍，第二相位累加器最初設(shè)定為1/16，接著第二相位內(nèi)插器從開始的相位1跳躍。對于其余的相位內(nèi)插器亦同理(亦即第三相位內(nèi)插器從開始的相位“2”跳躍，第16個(gè)相位內(nèi)插器從相位“15”跳躍)。然而，本發(fā)明的實(shí)施例可實(shí)行更少的組件，且仍然可在對應(yīng)的相位總和平均中實(shí)現(xiàn)大部分的相等量化噪聲抑制。對于期望的相位平均粒度4，第一相位內(nèi)插器將會從相位“0”開始跳躍，第二相位內(nèi)插器最初從相位“4”跳躍，第三相位內(nèi)插器將會最初從相位“8”跳躍，以及第四相位內(nèi)插器將會最初從相位“12”跳躍。因此，于此實(shí)施例中，與現(xiàn)有技術(shù)方案相比，只有使用三個(gè)額外的PFD及三個(gè)額外的相位內(nèi)插器。

如上所討論，分?jǐn)?shù)N型鎖相回路中的積分三角調(diào)制器的量化噪聲會對輸出時(shí)鐘引發(fā)抖動(dòng)。于某些實(shí)施例中，基于分?jǐn)?shù)分頻器的混合有限脈沖響應(yīng)反饋分頻器可用以減少量化噪聲，且亦抑制所使用的相位內(nèi)插器的非線性所造成的突波及噪聲。

圖5為根據(jù)本發(fā)明的一實(shí)施例顯示擴(kuò)頻時(shí)鐘(SSC)產(chǎn)生器電路。于此實(shí)施例中，擴(kuò)頻時(shí)鐘(SSC)產(chǎn)生電路500包含與圖1的SSC產(chǎn)生電路100相同的功能組件，除了數(shù)字方塊550不包含擴(kuò)頻時(shí)鐘形狀產(chǎn)生器(亦即與圖1的擴(kuò)頻時(shí)鐘形狀產(chǎn)生器104相比)。

分?jǐn)?shù)N型鎖相回路中的積分三角調(diào)制器120的量化噪聲可對輸出時(shí)鐘引發(fā)抖動(dòng)；于某些實(shí)施例中，為了減少量化噪聲，若干技術(shù)例如多相位分頻器、有限脈沖響應(yīng)及數(shù)字模擬轉(zhuǎn)換器補(bǔ)償技術(shù)予以使用。于下述實(shí)施例中，基于分?jǐn)?shù)分頻器的混合有限脈沖響應(yīng)反饋分頻器用以減少量化噪聲(除了抑制相位內(nèi)插器的非線性所造成的突波及噪聲以外)，且此方案可僅利用單一個(gè)MMD。

如圖中所示，多模數(shù)分頻器(MMD)512及n位相位內(nèi)插器514形成分?jǐn)?shù)分頻器510，且其分別利用獨(dú)立的控制字組“mmd”及“ph<n-1:0>”?？刂谱纸M“mmd”控制MMD分頻器的分頻比，而控制字組“ph<n-1:0>”選擇n位的相位內(nèi)插器的相位。兩個(gè)控制字組均來自于數(shù)字方塊550。數(shù)字方塊可分成兩個(gè)部分—牽涉到積分三角調(diào)制器120的部分以及牽涉到相位累加器124(或用于分?jǐn)?shù)分頻器510的相位控制邏輯)的部分。

圖6A至圖6C根據(jù)本發(fā)明的一實(shí)施例顯示用以對量化噪聲進(jìn)行濾波的混合有限脈沖響應(yīng)濾波組件。于此實(shí)施例中，圖6A的有限脈沖響應(yīng)濾波分?jǐn)?shù)N型鎖相回路600顯示成包含多個(gè)相位頻率偵測器(PFD)602、電荷泵604、多相位反饋分頻器606以及回路濾波器608，以對量化噪聲進(jìn)行濾波。三角積分調(diào)制器(Δ-Σ)610的輸出施加于數(shù)字正反器(DFF)鏈612，以產(chǎn)生延遲輸出(顯示為圖6B的電路650中的MC0…MC6、MC7、MC8…MC15)，這些延遲輸出控制多相位反饋分頻器606。為了進(jìn)一步減少量化噪聲，使用分?jǐn)?shù)分頻器，而非整數(shù)分頻器。

如圖6A所示，此有限脈沖響應(yīng)濾波技術(shù)減少量化噪聲，卻提高了功率消耗及增加了芯片面積，乃因有多個(gè)PFD、電荷泵及分頻器。例如，若反饋分頻器使用基于MMD及相位內(nèi)插器的分?jǐn)?shù)分頻器，則對于相位平均粒度16，可有16個(gè)模擬MMD、16個(gè)模擬相位內(nèi)插器以及16個(gè)數(shù)字相位累加器。為了減少功率消耗及芯片面積的增加，本發(fā)明的實(shí)施例可利用單一個(gè)共享MMD以用于多個(gè)相位內(nèi)插器。

因此，MMD產(chǎn)生4個(gè)時(shí)鐘{mmd_clk_-d,mmd_clk,mmd_clk_d,mmd_clk_2d}，如圖6C的數(shù)字正反器(DFF)鏈660所顯示；整數(shù)分頻器661的輸出由循序的數(shù)字正反器(DFF)662-665所采樣，這些DFF鏈的輸出各別為“mmd_clk_-d”、“mmd_clk”、“mmd_clk_d”及“mmd_clk_2d”。因此，循序的時(shí)鐘之間的延遲為一個(gè)周期的VCO時(shí)鐘。第七個(gè)相位內(nèi)插器的輸入連接至“mmd_clk”及“mmd_clk_d”，然而其他相位內(nèi)插器的輸入可選自下列時(shí)鐘群組：{(mmd_clk_-d,mmd_clk),(mmd_clk,mmd_clk_d),(mmd_clk_d,mmd_clk_2d)}。

圖7A為根據(jù)本發(fā)明的一實(shí)施例顯示用于分?jǐn)?shù)分頻器的分頻器控制邏輯。于此實(shí)施例中，分頻器控制邏輯700可包含任何分?jǐn)?shù)分頻器的分頻器控制邏輯，除了參考分頻器。于此實(shí)施例中，“分頻比差異”累加器702顯示成接收任何“k”DFF鏈輸出MCk及MC7之間的差異，此處稱為“Delta_MCk”。

累加器702的輸出顯示成與“ph7<n-1:0>”相加。整數(shù)輸出“delta_mmd_k”控制第k個(gè)相位內(nèi)插器710的多工器712，而信號“ph_k”控制相位內(nèi)插器714。

“delta_mmd_k”的范圍取決于對應(yīng)的積分三角調(diào)制器輸入形式、積分三角調(diào)制器結(jié)構(gòu)、有限脈沖響應(yīng)形式、參考分頻器以及初始相位設(shè)定。用于這些已述實(shí)施例的初始相位設(shè)定可與較早敘述的實(shí)施例不同，乃因多個(gè)相位內(nèi)插器用的分頻比不同。

例如，若積分三角調(diào)制器的輸入為固定不變，若使用多階噪聲塑形(multi-stage noise shaping)(MASH1-1)積分三角調(diào)制器，若有限脈沖響應(yīng)(FIR)階數(shù)(tap)為16，若有限脈沖響應(yīng)形式為(z-0+z-1+z-2+…+z-15)，若參考分頻器選擇MC7作為輸入，則可能的“delta_mmd_k”可為{-1,0,+1}。于此實(shí)例中，若“delta_mmd_k”為“-1”，則第k個(gè)相位內(nèi)插器選擇群組{mmd_clk_-d,mmd_clk}作為n位的相位內(nèi)插器714的輸入。若“delta_mmd_k”為”0”，則第k個(gè)相位內(nèi)插器選擇{mmd_clk,mmd_clk_d}作為輸入。若“delta_mmd_k”為“1”，則第k個(gè)相位內(nèi)插器選擇{mmd_clk_d,mmd_clk_2d}作為輸入。

圖7B及圖7C為根據(jù)本發(fā)明的一實(shí)施例顯示所使用的有限脈沖響應(yīng)多相位分?jǐn)?shù)分頻器的功能。圖750及下述敘述描述一有限脈沖響應(yīng)多相位分?jǐn)?shù)分頻器可如何操作的實(shí)例。于第N-1個(gè)迭代(iteration)中，第7個(gè)相位內(nèi)插器可設(shè)定為5/16相位步進(jìn)，而其在第N個(gè)階段中實(shí)現(xiàn)了40+6/16分頻比；因此，共享的共同MMD的分頻比設(shè)定為40，且各自的相位內(nèi)插器的相位設(shè)定為11/16。與參考分頻器相比，于第N-1個(gè)迭代中，“delta_mmd_6”為“-1”，故到第6個(gè)相位內(nèi)插器的輸入時(shí)鐘為{mmd_clk_-d,mmd_clk}，而“ph”為了各自的相位內(nèi)插器選擇15/16相位步進(jìn)。

比較第6個(gè)相位內(nèi)插器的時(shí)鐘與第7個(gè)相位內(nèi)插器的時(shí)鐘，此實(shí)例中的差異為-(-1+15/16)-5/16)＝-6/16，其亦指累加器(例如圖7的累加器702)的輸出為-6/16。于第N個(gè)迭代中，第6個(gè)分?jǐn)?shù)分頻器的分頻比為40+7/16，而第7個(gè)分?jǐn)?shù)分頻器的分頻比為40+6/16，故第N個(gè)階段中的分頻比為40+7/16-(40+6/16)＝+1/16；因此，第N個(gè)迭代中的累加器輸出為-6/16++1/16＝-5/16。

再者，于第N個(gè)迭代中，第7個(gè)分頻器的相位為11/16，加法器的輸出為6/16，故第N個(gè)迭代中的“delta_mmd_6”為“0”，而第N個(gè)階段中的“ph6”為6/16。

以相似的方式，“ph8”為2/16，而在第N-1個(gè)迭代中“delta_mmd_8”為1；因此，第8個(gè)相位內(nèi)插器與第7個(gè)相位內(nèi)插器之間所累加的相位差異為13/16。第N個(gè)階段中的分頻比差異為-1/16，故累加器輸出為12/16。第N個(gè)階段中的“ph7”為11/16，且“ph7”與累加器輸出的總和為1+7/16。故第N個(gè)迭代中的“delta_mmd_8”仍然為1，而第N個(gè)迭代中的“ph8”為7/16。

因此，于上述實(shí)施例中，群組有限脈沖響應(yīng)分頻器利用單一個(gè)共享MMD。由于MMD在高頻操作，故減少M(fèi)MD的實(shí)例會顯著地降低有限脈沖響應(yīng)分?jǐn)?shù)分頻器的功率消耗及芯片面積。

相位內(nèi)插器的不一致會造成相位內(nèi)插器非線性，因此引發(fā)混附波及突波并增加中頻率中的量化噪聲。不幸地，相位內(nèi)插器的非線性亦造成低頻率中的若干突波或混附波；然而，若圖7A的累加器702的初始設(shè)定加以配置，則相位內(nèi)插器的非線性可大大地加以抑制。

此實(shí)施例中的初始相位設(shè)定不同于以上所討論的其他實(shí)施例，乃因用于多個(gè)相位內(nèi)插器的分頻比不同。例如，若一實(shí)施例中有16個(gè)相位內(nèi)插器，則分頻比可設(shè)定如下：

(1)40+5/16(早期，最先來臨的)

(2)40+6/16

(3)40+5/16

(4)40+7/16

(5)40+5/16

(6)40+4/16

(7)40+5/16

(8)40+6/16

(9)40+7/16

(10)40+5/16

(11)40+5/16

(12)40+4/16

(13)40+6/16

(14)40+6/16

(15)40+5/16

(16)40+4/16

(17)40+5/16

(18)40+7/16

(19)40+5/16

(20)40+4/16

(21)40+5/16

(22)40+4/16

(23)40+5/16

(24)40+4/16

(25)40+5/16

(26)40+4/16(最后來臨的)

若有16個(gè)相位內(nèi)插器，則分頻比(1)40+5/16可最初設(shè)定到第16個(gè)相位內(nèi)插器，分頻比(2)40+6/16可最初設(shè)定到第15個(gè)相位內(nèi)插器…分頻比(16)40+4/16可最初設(shè)定到第1個(gè)相位內(nèi)插器；假設(shè)第1個(gè)相位內(nèi)插器初始相位設(shè)定為相位0，如此在第一時(shí)鐘時(shí)間中其會從相位0跳躍至相位4。

于第二時(shí)鐘時(shí)間中，第2個(gè)相位內(nèi)插器分頻比可設(shè)定為40+4/16，與第一時(shí)鐘中第1個(gè)相位內(nèi)插器的分頻比相同。第一時(shí)間中第2個(gè)相位內(nèi)插器的分頻比可設(shè)定為(15)40+5/16。初始相位可設(shè)定為相位12。故于第一時(shí)鐘時(shí)間中，第2個(gè)相位內(nèi)插器從相位12跳躍至相位1。于第二時(shí)鐘時(shí)間中，其從相位1跳躍至相位5。

對于第3個(gè)相位內(nèi)插器，分頻比可設(shè)定為40+6/16于第一時(shí)鐘，40+5/16于第二時(shí)鐘，40+4/16于第三時(shí)鐘。因此，其初始相位可設(shè)定為：初始相位＝相位2–(40+5/16)–(40+6/16)＝相位7；于第一時(shí)鐘，其從相位7跳躍至相位13；于第二時(shí)鐘，其從相位13跳躍至相位2…。

對于第16個(gè)相位內(nèi)插器，初始相位可設(shè)定為相位15-(40+5/16)-(40+5/16)-(40+6/16)-(40+5/16)-(40+7/16)-(40+5/16)-(40+4/16)-(40+5/16)-(40+6/16)-(40+7/16)-(40+5/16)-(40+5/16)-(40+4/16)–(40+6/16)-(40+6/16)-(40+5/16)；因此，于第16時(shí)鐘，第16個(gè)相位內(nèi)插器的分頻比可設(shè)定為40+4/16，與第一時(shí)鐘中第1個(gè)相位內(nèi)插器的分頻比相同，從相位15跳躍至相位3。

圖7C的圖760的顯示初始相位形式的實(shí)例。假定第N+0個(gè)階段中的第1個(gè)相位內(nèi)插器的相位為15/16，且40+7/16的分頻比造成相位跳躍至6/16。借由選擇第2個(gè)相位內(nèi)插器的適當(dāng)初始相位，使第N+1個(gè)階段中的第2個(gè)相位內(nèi)插器的相位為0/16是可能的，40+7/16的分頻比使第2個(gè)相位內(nèi)插器的相位跳躍至相位7/16。以同樣的方式，當(dāng)選擇不同的相位內(nèi)插器的特定初始相位設(shè)定時(shí)，要讓不同的相位內(nèi)插器根據(jù)圖760所顯示的形式跳躍其相位是可能的。

于分?jǐn)?shù)N型鎖相回路例如圖6A的有限脈沖響應(yīng)濾波分?jǐn)?shù)N型鎖相回路600的設(shè)計(jì)中，在同頻(in-band)壓控振蕩器噪聲與三角積分量化噪聲之間的取舍會限制回路帶寬的選擇。當(dāng)分頻器的輸入頻率太高以致于不能允許可編程分頻器或計(jì)數(shù)器的適當(dāng)運(yùn)作時(shí)，可使用預(yù)除器(pre-scalar)。預(yù)除器將輸入頻率以固定比率分割，且因此可在較高頻率操作，乃因其不會遭受到與計(jì)數(shù)及重設(shè)有關(guān)的延遲。此外，由于反饋分頻器中的預(yù)除器會以非常高的頻率運(yùn)作，故多反饋分頻器可能會占用顯著的芯片空間面積及消耗大量的功率。因此，減少有限脈沖響應(yīng)反饋分頻器的尺寸及功率消耗會減輕此影響。

圖8A至圖8C為根據(jù)本發(fā)明的一實(shí)施例顯示有限脈沖響應(yīng)反饋分頻器電路。于此實(shí)施例中，圖8A的有限脈沖響應(yīng)濾波分?jǐn)?shù)N型鎖相回路800顯示成包含多個(gè)相位頻率偵測器(PFD)802、電荷泵804、多相位反饋分頻器806以及回路濾波器808，以對量化噪聲進(jìn)行濾波。三角積分調(diào)制器810的輸出施加于DFF鏈810，以產(chǎn)生延遲輸出，而這些延遲輸出控制多相位反饋分頻器806。與圖6A相反，控制字組顯示為“mmd_k”，其表示反饋分頻器為整數(shù)分頻器，而非分?jǐn)?shù)分頻器。

圖8B為根據(jù)本發(fā)明的一實(shí)施例顯示有限脈沖響應(yīng)反饋分頻器電路。于此實(shí)施例中，電路820包含積分三角調(diào)制器822、數(shù)字正反器(DFF)鏈824(僅繪出一部分)、共享多模數(shù)分頻器(MMD)826、一組多工器及控制邏輯。如以上所述，積分三角調(diào)制器822的輸出施加于DFF鏈824，以產(chǎn)生“MC0…MC6、MC7、MC8…MC15”。于此實(shí)施例中，“MC7”加以選擇以控制MMD826的分頻比。于此實(shí)施例中，沒有相位內(nèi)插器，可使用一個(gè)以上的MMD。

于此實(shí)施例中，MMD826(亦即電路820的第8個(gè)MMD)顯示成產(chǎn)生7個(gè)時(shí)鐘{mmd_clk_-3d,mmd_clk_-2d,mmd_clk_-d,mmd_clk,mmd_clk_d,mmd_clk_2d,mmd_clk_3d}。例如，如圖8C的DFF鏈824所顯示，整數(shù)分頻器830的輸出可由循序的數(shù)字正反器(DFF)831-837所采樣；此DFF鏈的輸出可用作為那些輸出時(shí)鐘(意指循序的時(shí)鐘之間的延遲為一個(gè)周期的VCO時(shí)鐘)。第8個(gè)反饋分頻器(參照回圖8B)的輸出顯示為“mmd_clk”，然而多個(gè)多工器的輸入從該組時(shí)鐘選擇一個(gè)時(shí)鐘。

如以上所述，此實(shí)例中的第8個(gè)反饋分頻器的輸出選擇“mmd_clk”。如圖8D的圖850所顯示，從第N-1個(gè)階段至第N階段，MMD予以設(shè)定以實(shí)現(xiàn)40的分頻比。例如，假設(shè)第6個(gè)MMD欲從第N-1個(gè)階段到第N個(gè)階段實(shí)現(xiàn)42的分頻比，例如若于第N-1個(gè)階段中第6個(gè)MMD選擇“mmd_clk_-d”作為輸出，則于第N個(gè)階段中第6個(gè)MMD將會選擇“mmd_clk_d”作為輸出。以同樣的方式，若于第N-1個(gè)階段中第8個(gè)MMD使用“mmd_clk_d”作為輸出，且其為了實(shí)現(xiàn)39的分頻比，則于第N個(gè)階段中第8個(gè)MMD將會使用“mmd_clk”。

圖9為根據(jù)本發(fā)明的一實(shí)施例顯示分?jǐn)?shù)分頻器的分頻器控制邏輯。于此實(shí)例中，控制邏輯900可控制除了參考分頻器以外的任何分頻器?！胺诸l比差異”累加器902及MCk與MC7之間的差值(稱為“Delta_MCk”)施加于此累加器。累加器902的輸出可控制多工器910?！癲elta_mmd_k”的范圍取決于積分三角調(diào)制器輸入形式、積分三角調(diào)制器結(jié)構(gòu)、有限脈沖響應(yīng)形式、參考分頻器以及初始相位設(shè)定。例如，若積分三角調(diào)制器的輸入為固定不變，若選擇MASH1-1積分三角調(diào)制器，若有限脈沖響應(yīng)(FIR)階數(shù)(tap)為16，若有限脈沖響應(yīng)形式為(z-0+z-1+z-2+…+z-15)，若參考分頻器選擇MC7作為輸入，則可能的“delta_mmd_k”可為{-3,-2,-1,0,+1,+2,+3}。若“delta_mmd_k”為“-3”，則第k個(gè)多工器選擇“mmd_clk_-3d”作為輸入。另一實(shí)例為，若“delta_mmd_k”為“0”，則第k個(gè)多工器選擇“mmd_clk”作為輸入。

圖10為根據(jù)本發(fā)明的一實(shí)施例顯示包含利用SSC產(chǎn)生的信號的邏輯的裝置或系統(tǒng)。于此圖式中，某些與本發(fā)明沒有密切關(guān)系的標(biāo)準(zhǔn)且已知的組件并未加以顯示。于某些實(shí)施例中，裝置或系統(tǒng)1000(此處大體上稱為裝置)包含一總線或互連結(jié)構(gòu)1002或其他用以傳送數(shù)據(jù)的通訊手段。裝置1000可包含一處理手段例如一個(gè)或以上的處理器1004，其與互連結(jié)構(gòu)1002耦合以用于處理信息。處理器1004可包含一個(gè)或以上的實(shí)體處理器及一個(gè)或以上的邏輯處理器?？偩€或互連結(jié)構(gòu)1002顯示為單一互連結(jié)構(gòu)，以用于簡化，但可代表多個(gè)不同的互連結(jié)構(gòu)或總線，且至此樣互連結(jié)構(gòu)的組件鏈接可加以改變。圖10所示的互連結(jié)構(gòu)1002代表由適當(dāng)?shù)木W(wǎng)橋(bridge)、配接器(adapter)或控制器所連接的任何一個(gè)或以上的獨(dú)立實(shí)體總線、點(diǎn)對點(diǎn)鏈接或兩者的抽象化。

于某些實(shí)施例中，裝置1000還包括隨機(jī)存取內(nèi)存(random access memory，RAM)或其他動(dòng)態(tài)存儲或組件以作為主存儲器1012，用以儲存信息及欲由處理器1004執(zhí)行的指令。隨機(jī)存取內(nèi)存可包含動(dòng)態(tài)隨機(jī)存取內(nèi)存(DRAM，dynamic random access memory)。于某些實(shí)施例中，裝置的內(nèi)存可進(jìn)一步包含某些緩存器或其他特定目的的內(nèi)存。

裝置1000可包含只讀存儲器(read only memory，ROM)1016或其他靜態(tài)儲存裝置，用以儲存靜態(tài)信息及用于處理器1004的指令。裝置1000可包含一個(gè)或以上的非易失性內(nèi)存組件(non-volatile memory elements)1018用以儲存某些組件，其包含例如閃存及硬盤或固態(tài)硬盤。

一個(gè)或以上的傳送器或接收器1020亦可耦合至互連結(jié)構(gòu)1002。于某些實(shí)施例中，傳送器或接收器1020可耦合至一個(gè)或以上的埠1022，于其中前述埠可例如包含一個(gè)或以上的高分辨率多媒體接口(HDMITM，High-Definition Multimedia Interface)埠、一個(gè)或以上的行動(dòng)高畫質(zhì)連接(MHLTM，Mobile High-Definition Link)埠、一個(gè)或以上的DVI(Digital Visual Interface，數(shù)字視覺接口)端口及/或其類似物。

于某些實(shí)施例中，裝置1000包含一個(gè)或以上的輸入設(shè)備1024，其中輸入設(shè)備包含以下的一個(gè)或多個(gè)：鍵盤、鼠標(biāo)、觸摸板、語音指令辨識系統(tǒng)、手勢辨識系統(tǒng)或其他用以提供輸入至一運(yùn)算系統(tǒng)的裝置。裝置1000亦可通過互連結(jié)構(gòu)1002耦合至一輸出裝置1026。于某些實(shí)施例中，輸出裝置1026例如顯示器可包含液晶顯示器(LCD，liquid crystal display)或任何其他顯示技術(shù)，用以顯示信息或內(nèi)容給用戶。于某些狀況中，輸出裝置1026可包含觸控屏幕，其亦用作為至少一部分的輸入設(shè)備。于某些狀況中，輸出裝置1026可為或可包含音頻裝置，例如揚(yáng)聲器，用以提供音頻信息。裝置1000亦可包含一電源裝置或設(shè)備1030，其可包含電源供應(yīng)器、電池、太陽能電池、燃料電池或其他用以提供或產(chǎn)生電力的系統(tǒng)或裝置。電源裝置或設(shè)備1030所提供的電力可依需求分配至裝置1000的組件。

為說明本發(fā)明上述敘述提出了若干特定細(xì)節(jié)，以利于徹底了解本發(fā)明。然而，將得以領(lǐng)會者為，對本領(lǐng)域中具通常知識的技藝者而言，本發(fā)明可在不需要其中的某些特定細(xì)節(jié)之下實(shí)施。于其他實(shí)例中，已知的結(jié)構(gòu)及裝置以方塊圖的形式顯示。圖中所示的組件之間可能有中間結(jié)構(gòu)。此處所述或所顯示的組件可能具有額外的輸入或輸出并未加以顯示或敘述。所顯示的組件或零件亦可以不同的配置方式或順序加以配置，包含任何字段的重新排序或字段大小的修改。

本發(fā)明可包含不同的方法。本發(fā)明的方法可借由硬件組件加以實(shí)施或可具體實(shí)施于計(jì)算機(jī)可讀指令中，其可用以使一般用途或特定用途的處理器或編程有指令的邏輯電路實(shí)施本方法。另則，本方法可藉由硬件與軟件的結(jié)合加以實(shí)施。

部分的本發(fā)明可提供為計(jì)算機(jī)程序產(chǎn)品，上述計(jì)算機(jī)程序產(chǎn)品可包含計(jì)算機(jī)可讀非瞬時(shí)儲存媒體(computer-readable non-transitory storage medium)，其具有計(jì)算機(jī)程序指令儲存于其上，其可用以編程一計(jì)算機(jī)(或其他電子裝置)以實(shí)施根據(jù)本發(fā)明的方法。計(jì)算機(jī)可讀儲存媒體可包含但不限于軟盤、光盤、只讀光盤(compact disk read-only memory，CD-ROMs)及磁性光盤(magneto-optical disks)、只讀存儲器(ROM)、隨機(jī)存取內(nèi)存(RAM)、可抹除可編程只讀存儲器(erasable programmable read-only memory，EPROMs)、可電性式抹除可編程只讀存儲器(electrically-erasable programmable read-only memory，EEPROMs)、磁性或光學(xué)性卡片、閃存或其他類型的適于儲存電子指令的媒體/計(jì)算機(jī)可讀媒體。此外，本發(fā)明亦可下載為計(jì)算機(jī)程序產(chǎn)品，其中程序可從遠(yuǎn)程計(jì)算機(jī)傳送至進(jìn)行要求的計(jì)算機(jī)。

本發(fā)明的方法中的若干以其最基礎(chǔ)的形式加以敘述，但在不脫離本發(fā)明的基礎(chǔ)范圍下仍可加入若干方法至其任一者或從其任一者刪除若干方法，且可增加若干信息至此處所述信息的任一中或從其刪減若干信息。本領(lǐng)域中的技術(shù)人員將得以領(lǐng)會，可對本發(fā)明進(jìn)一步做若干更動(dòng)及改變。此處所提供的特定實(shí)施例并非用以限制本發(fā)明，而用以說明本發(fā)明。

若敘述了“A”組件耦合至“B”組件或與其耦合，則A組件可直接耦合至B組件或透過例如C組件非直接耦合。當(dāng)說明書敘述了A組件、特征、結(jié)構(gòu)、方法或特性“造成”B組件、特征、結(jié)構(gòu)、方法或特性，其指“A”為”B”的至少一部分原因，但亦可能有至少一其他組件、特征、結(jié)構(gòu)、方法或特性協(xié)助造成“B”。若說明書指出一組件、特征、結(jié)構(gòu)、方法或特性“得”、“可能”或“可”被包含，則該特定組件、特征、結(jié)構(gòu)、方法或特性并不要求一定要被包含。若說明書指“一”組件，則其并不意指僅有一個(gè)所述組件。

實(shí)施例是本發(fā)明的實(shí)現(xiàn)方式或示例。在說明書中指出“實(shí)施例”、“一個(gè)實(shí)施例”、“一些實(shí)施例”或“其他實(shí)施例”指的是結(jié)合實(shí)施例描述的特定特征、結(jié)構(gòu)或特性被包括在至少一些實(shí)施例中而不必然包括在全部實(shí)施例中。“實(shí)施例”、“一個(gè)實(shí)施例”或“一些實(shí)施例”的各種表述并不必然指代相同實(shí)施例。應(yīng)當(dāng)理解，在本發(fā)明的示例性實(shí)施例的前述描述中，本發(fā)明的各種特征有時(shí)在單個(gè)實(shí)施例、附圖及其描述中被組合在一起以供流暢敘述本發(fā)明并且協(xié)助理解各種創(chuàng)新方面中的一個(gè)或多個(gè)方面。