一種寬帶信號采樣和轉(zhuǎn)換裝置制造方法
【專利摘要】本實用新型提供了一種寬帶信號采樣和轉(zhuǎn)換裝置，倍頻電路對輸入基準時鐘進行倍頻，滿足模/數(shù)轉(zhuǎn)換部分所需采樣時鐘；放大電路將收到的不穩(wěn)定的模擬信號經(jīng)過放大或衰減，穩(wěn)定在允許輸入的電壓范圍內(nèi)；模/數(shù)轉(zhuǎn)換部分采用雙通道ADC芯片，放大電路的輸出信號送入到模/數(shù)轉(zhuǎn)換部分中，每個通道中的模數(shù)信號采用單獨的電路，兩個通道接口同時并行接收差分信號，并同時進行模數(shù)轉(zhuǎn)換，轉(zhuǎn)換后的數(shù)字值被送往接口電路；數(shù)/模轉(zhuǎn)換部分采用雙通道DAC芯片，接口電路接收到的數(shù)字信號分別通過每個通道中的DAC轉(zhuǎn)換成模擬輸出信號，通過輸出驅(qū)動電路進行輸出。本實用新型對輸入信號要求比較低，具有相當高的采樣頻率、位數(shù)和一定的動態(tài)范圍。
【專利說明】一種寬帶信號采樣和轉(zhuǎn)換裝置

【技術領域】
[0001]本發(fā)明屬于軟件無線電以及寬帶信號采集等領域，涉及一種寬帶信號采樣和轉(zhuǎn)換
>J-U ρ?α裝直。

【背景技術】
[0002]應用前景廣闊的軟件無線電以及通信等領域均需要一種寬帶高速高分辨率的模/數(shù)轉(zhuǎn)換器(ADC)和數(shù)/模轉(zhuǎn)換器(DAC)，ADC和DAC是連接模擬信號和數(shù)字信號的橋梁。無線信號的實時采集和分析是驗證和優(yōu)化系統(tǒng)算法、研制無線通信設備以及優(yōu)化無線移動通信網(wǎng)絡的重要輔助手段，如何無失真地獲得無線信號成為諸多研究人員和工程技術人員普遍關注的問題。
[0003]在無線電系統(tǒng)，對中頻信號進行數(shù)字化不同于一般工程中的模數(shù)變換，要求其具有相當高的采樣頻率、位數(shù)和一定的動態(tài)范圍。這主要為了在預先進行增益處理的情況下，能夠盡可能減小數(shù)據(jù)的失真。同時要求在完成增加目標信號處理后，把得到的結果經(jīng)過上變頻后還原成相應的中頻信號，使得中頻采樣電路提供于整體系統(tǒng)，因此選擇的DAC要與ADC相適應。合理選擇變壓器的變壓比例，可以使DAC在獲得所需要的阻抗匹配的同時，獲得所需要的輸出電壓。因此應用于軟件無線電系統(tǒng)的中頻信號接收/發(fā)送裝置，一般需要具有高速多通道數(shù)據(jù)采集功能、運算密集的實時信號處理功能、專用的對外接口功能等。所以需要一個具有信號收發(fā)功能的擴展裝置來配合基帶處理系統(tǒng)完成信號的實時捕獲、處理和產(chǎn)生，該裝置應具有采集正弦波，通過ADC轉(zhuǎn)換器進行數(shù)字信號轉(zhuǎn)換，以及將數(shù)字信號通過DAC轉(zhuǎn)換器實現(xiàn)數(shù)模轉(zhuǎn)換等功能。


【發(fā)明內(nèi)容】

[0004]為了克服現(xiàn)有技術的不足，本發(fā)明提供一種寬帶信號采樣和轉(zhuǎn)換裝置。
[0005]本發(fā)明解決其技術問題所采用的技術方案是:包括倍頻電路、放大電路、模/數(shù)轉(zhuǎn)換部分、數(shù)/模轉(zhuǎn)換部分、輸出驅(qū)動電路和接口電路。
[0006]倍頻電路對輸入基準時鐘進行倍頻，滿足模/數(shù)轉(zhuǎn)換部分所需采樣時鐘；放大電路通過單端輸入、差分輸出的運算放大器將收到的不穩(wěn)定的模擬信號經(jīng)過放大或衰減，穩(wěn)定在允許輸入的電壓范圍內(nèi)；模/數(shù)轉(zhuǎn)換部分采用雙通道ADC芯片，放大電路的輸出信號送入到模/數(shù)轉(zhuǎn)換部分中，每個通道中的模數(shù)信號采用單獨的電路，兩個通道接口同時并行接收差分信號，并同時進行模數(shù)轉(zhuǎn)換，轉(zhuǎn)換后的數(shù)字值被送往接口電路；數(shù)/模轉(zhuǎn)換部分采用雙通道DAC芯片，接口電路接收到的數(shù)字信號分別通過每個通道中的DAC轉(zhuǎn)換成模擬輸出信號，通過輸出驅(qū)動電路進行輸出。
[0007]所述的輸出驅(qū)動電路中差分輸出接驅(qū)動變壓器的初級繞組，輸出繞組的一側(cè)接地。
[0008]所述的倍頻電路的輸入時鐘頻率范圍為600kHz?200MHz，輸出時鐘頻率最高達160MHz ο
[0009]本發(fā)明的有益效果是:具有兩路模擬信號輸入，ADC電路對輸入信號要求比較低，很適合于對淹沒在噪聲中的信號轉(zhuǎn)換，故被應用在雷達、導航的涉及信號捕獲、基帶處理的領域。高速ADC將采集后的數(shù)據(jù)并行傳輸給外部處理系統(tǒng)，可在外部處理系統(tǒng)中完成衛(wèi)星基帶信號運算。ADC電路支持同步工作模式，轉(zhuǎn)換速率高達250MSPS，數(shù)字輸出兼容LVDS。
[0010]本發(fā)明具有兩路模擬信號輸出，其接收外部數(shù)據(jù)并實現(xiàn)數(shù)據(jù)回放。DAC采用雙通道、14位、片上電壓基準高速數(shù)模轉(zhuǎn)換器，更新速率可達到200MSPS，具有在任何的I/Q基帶或中頻直接適用于通信中的應用。每個通道的DAC具有高阻抗，差分電流輸出，單端或差分模擬輸出的特性。外部數(shù)字信號通過接口電路送往數(shù)/模轉(zhuǎn)換部分，轉(zhuǎn)換輸出的模擬信號送往變壓器電路輸出。

【專利附圖】

【附圖說明】
[0011]圖1是本發(fā)明的電氣原理框圖。
[0012]圖2是本發(fā)明的電子線路原理圖。

【具體實施方式】
[0013]下面結合附圖和實施例對本發(fā)明進一步說明，本發(fā)明包括但不僅限于下述實施例。
[0014]本發(fā)明提供了一種多通道集成電路，包括:一個雙通道ADC芯片，每個通道中的模數(shù)信號采用單獨的電路，每個通道的模擬輸入信號以平衡方式的差分信號進行傳輸，多個通道接口同時并行接收差分信號，并同時進行模數(shù)轉(zhuǎn)換；一個雙通道DAC芯片，每個通道中包含一個數(shù)模轉(zhuǎn)換器一DAC，每個DAC具有一個模擬輸出端。一個片上數(shù)字輸入端口，用于接收數(shù)字數(shù)據(jù)，并用于將數(shù)字數(shù)據(jù)施加于DAC以將之轉(zhuǎn)換成模擬輸出信號。每個DAC具有高阻抗，差分電流輸出，單端或差分模擬輸出適配等特性。
[0015]本發(fā)明包括倍頻電路、放大電路、模/數(shù)轉(zhuǎn)換部分、數(shù)/模轉(zhuǎn)換部分、輸出驅(qū)動電路和接口電路。
[0016]本發(fā)明的ADC電路為:U1的9?16腳接RN3的8?I腳，17?24腳接RNl的8?I腳，25腳通過Rl接Jl的3腳，26腳通過R3接Jl的2腳，29?32腳接RN2的5?8腳，33腳接U5的3腳，34腳接U5的4腳，38腳接通過R5接Tl的4腳，39腳通過R2接Tl的6腳，41腳接U2的9腳、Tl的2腳并通過C2接地，46腳通過RlO接U2的11腳，47腳通過R14接U2的10腳。
[0017]本發(fā)明的DAC電路為:U3的I?14腳接J4的18?31腳，17、18腳接J4的32腳，19,20腳接J4的2腳，23?36腳接J4的3?16腳，37腳接J8的2腳，39腳接SI的3腳，40接SI的I腳，41腳通過R17接地，42腳接J8的6腳，43腳通過C4接地，44腳通過R20接地，45腳接S2的I腳，46腳接S2的3腳，48腳接J8的4腳。
[0018]圖1是本發(fā)明的電氣原理框圖，在圖1中本發(fā)明是由倍頻電路、放大電路、模/數(shù)轉(zhuǎn)換部分、數(shù)/模轉(zhuǎn)換部分、輸出驅(qū)動電路和接口電路連接構成。
[0019]倍頻電路對輸入基準時鐘進行倍頻，滿足模/數(shù)轉(zhuǎn)換部分所需采樣時鐘。倍頻電路的輸入時鐘頻率范圍為600kHz?200MHz，輸出時鐘頻率最高可達160MHz，具有零輸入、輸出歪斜，輸出抖動低等特點。
[0020]放大電路負責把收到的不穩(wěn)定的模擬信號經(jīng)過放大或衰減之后，穩(wěn)定在允許輸入的電壓范圍內(nèi)。同時為了不給被測信號帶來影響，它還具有較高的輸入阻抗。通過單端輸入、差分輸出的運算放大器將信號轉(zhuǎn)換并放大。放大電路具有低噪聲、超低失真、高速差分的放大特性，適合用于驅(qū)動分辨率最高為16位、DC至10MHz的高性能ADC。放大電路的可調(diào)輸出共模電平使放大電路能夠與ADC的輸入相匹配，其內(nèi)部共模反饋環(huán)路也可提供出色的輸出平衡，并能抑制偶數(shù)階諧波失真積。
[0021]模/數(shù)轉(zhuǎn)換部分:外部信號或者傳感器信號通過調(diào)制電路(放大、濾波等)送入到模/數(shù)轉(zhuǎn)換部分中，轉(zhuǎn)換后的數(shù)字值被送往接口電路。無線信道在整個頻譜范圍內(nèi)具有衰落特性，因此必須采用較寬的帶寬，采樣器件必須具有較高的分辨率。模/數(shù)轉(zhuǎn)換部分能夠?qū)崿F(xiàn)雙通道、8位采樣模數(shù)轉(zhuǎn)換，支持同步工作模式，轉(zhuǎn)換速率高達250MSPS。該ADC要求采用1.8V單電源供電及編碼時鐘信號，數(shù)字輸出兼容LVDS，關斷選項通過引腳可編程設置進行控制。
[0022]數(shù)/模轉(zhuǎn)換部分:將數(shù)字值轉(zhuǎn)換到一個模擬輸出信號，這個信號與輸入的數(shù)字值成比例。數(shù)/模轉(zhuǎn)部分采用雙通道、14位、片上電壓基準高速數(shù)模轉(zhuǎn)換器，其更新速率可高達200MSPS，能夠提供卓越的動態(tài)性能，適用于無線基礎設施、通信、視頻成像及多媒體等密集信號處理應用，有助于消除交叉通道的干擾，減少噪聲，降低信號失真。
[0023]輸出驅(qū)動電路:差分輸出接驅(qū)動變壓器的初級繞組，并且通過將輸出繞組的一側(cè)接地，可以在次級繞組處產(chǎn)生單端信號。與簡單地從DAC電流輸出之一直接獲取輸出信號并將其它輸出接地相比，這種方法通常可以在高頻率下獲得更佳失真性能。
[0024]接口電路:用于接收施加于DAC的數(shù)字數(shù)據(jù)，接收倍頻電路控制字的輸入，電路采樣時鐘的輸入，以及ADC電路數(shù)字信號的輸出。為了使系統(tǒng)適應不同的采樣速率，數(shù)據(jù)存儲部分設計成以基本存儲支路為單位可自由擴展方式，通過增加或減少基本存儲支路板來完成不同速率的適配需要。
[0025]在圖2中，本實施例的倍頻電路由集成電路U4、U5，插座J5、J9，電阻R25?R28，電容C5連接構成，集成電路U4的型號為ICS527，集成電路U5的型號為DS90LV011。U4的I腳接J5的7腳，2腳接J5的8腳，4腳接J5的9腳，5腳接J5的10腳，7腳接R26的一端和R28的一端，8腳接J5的13腳和R25的一端，12?18腳接J5的14?20腳，3腳、10腳、11腳、19腳接電源，21腳接R25的另一端，22腳接R27的一端，24?26腳接J5的3?I腳，27?28腳接J5的5?6腳。U5的I腳接電源并通過C5接地，2腳接地，3腳接Ul的33腳，4腳接Ul的34腳，5腳接R27的另一端。J5的4、12腳接地，11腳接R28的另一端，J9的I腳接R26的另一端。
[0026]本實施例中的放大電路由集成電路U2，變壓器TI，插座J2、J3，電阻R2、R5?Rl4，電容C1、C3連接構成，集成電路U2的型號為ADA4937-1，T1的型號為ADT1-1WT。集成電路U2的I腳接R8的一端，2腳接R8的另一端和R7的一端，3腳接R12的一端和R13的一端，4腳接R13的另一端，9腳接Ul的41腳和Tl的2腳，10腳接R14的一端，11腳接RlO的一端，12腳通過R9接電源。變壓器Tl的I腳接J2的I腳和R6的一端，2腳接Ul的41腳和U2的9腳，3腳接地，4腳接R5的一端，6腳接R2的一端。R2的另一端接Cl的一端和Ul的39腳，R5的另一端接Cl的另一端和Ul的38腳，R7的另一端接J3的I腳和Rll的一端，R6、R12、R13的另一端接地，RlO的另一端接C3的一端和Ul的46腳，C3的另一端接R14的一端和Ul的47腳。
[0027]本實施例的模/數(shù)轉(zhuǎn)換部分由集成電路U1，排阻RNl?RN3，電阻Rl、R3、R4，電容C2連接構成，集成電路Ul的型號為AD9284。集成電路Ul的9?16腳接RN3的8?I腳，17?24腳接RNl的8?I腳，25腳接Rl的一端，26腳接R3的一端，5腳通過R4接地，29?32腳接RN2的5?8腳，33腳接U5的3腳，34腳接U5的4腳，38腳接R5的一端和Cl的一端，39腳接R2的一端和Cl的另一端，41腳接Tl的2腳和U2的9腳并通過C2接地，46腳接RlO的一端和C3的一端，47腳接R14的一端和C3的另一端。RNl的9?16腳接Jl的4?11腳，RN2的I腳接Jl的12腳，RN2的2?4腳接Jl的21?23腳，RN3的9?16腳接Jl的13?20腳，Rl的另一端接Jl的3腳，R3的另一端接Jl的2腳，
[0028]本實施例的數(shù)/模轉(zhuǎn)換部分由集成電路U3，電阻R17、R24，電容C4，插座J8連接構成，集成電路U3的型號為DAC5672。集成電路U3的I?14腳接J4的18?31腳，17、18腳接J4的32腳，19,20腳接J4的2腳，23?36腳接J4的3?16腳，37腳接J8的2腳，39腳接SI的3腳、R16的一端和R19的一端，40接SI的I腳、R16的另一端和R15的一端，41腳通過Rl7接地，42腳接J8的6腳，43腳通過C4接地，44腳通過R20接地，45腳接S2的I腳、R21的一端和R22的一端，46腳接S2的3腳、R22的另一端和R24的一端。J8的I腳接電源，3腳、5腳接地。
[0029]本實施例的輸出驅(qū)動電路由集成電路S1、S2，電阻R15、R16、R18、R19、R21?R24，插座J6、J7連接構成，集成電路S1、S2的型號為ADT1-1WT。集成電路SI的I腳接R15的一端、R16的一端和U3的40腳，2腳接地，3腳接R16的另一端、R19的一端和U3的39腳，4腳接R18的一端，5腳接R18的另一端和J6的I腳，6腳接地。集成電路S2的I腳接R21的一端、R22的一端和U3的45腳，2腳接地，3腳接R22的另一端、R24的一端和U3的46腳，4腳接R23的一端，5腳接R23的另一端和J7的I腳，6腳接地。R15的另一端、R19的另一端、R21的另一端和R24的另一端接地。
[0030]本實施例的接口電路由插座J1，J4和J5構成。Jl的I腳接地，2腳接R3的一端，3腳接Rl的一端，4?11腳接RNl的9?16腳，12腳接RN2的I腳，13?20腳接RN3的9?16腳，21?23腳接RN2的2?4腳，24腳接地。J4的I腳、17腳、33腳接地，2腳接U3的19、20腳，3?16腳接U3的23?36腳，18?31腳接U3的I?14腳，32腳接U3的17、18腳。J5的I?3腳接U4的26?24腳，4腳接地，5?10腳接U4的27腳、28腳、I腳、2腳、4腳和5腳，11腳通過R28接U4的7腳，12腳接地，13腳接U4的8腳和R25的一端，14?20腳接U4的12?18腳。
[0031]本發(fā)明的工作原理如下:
[0032]參考時鐘信號由J9的I腳通過R26輸入到U4的7腳進行倍頻處理，U4的倍頻控制字由J5的I?3腳、5?10腳和14?20腳輸入，用來控制U421腳、22腳的輸出時鐘頻率。U4的22腳輸出的時鐘信號通過R27送往U5的5腳，經(jīng)U5轉(zhuǎn)換為差分時鐘信號送往U1，作為模/數(shù)轉(zhuǎn)換的采樣時鐘。
[0033]待處理的模擬信號一路從J2輸入到射頻變壓器Tl，由Tl轉(zhuǎn)換成差分信號送往ADC采樣芯片Ul的A通道進行采樣。Tl的4腳和6腳輸出的差分信號分別送往Ul的38腳和39腳；另一路模擬信號信號從J3輸入到U2，U2輸出的差分信號送往Ul的B通道進行采樣。U2是一個低噪聲、超低失真、高速差分放大器，具有外部增益可調(diào)、差分至差分或單端至差分信號轉(zhuǎn)換、可調(diào)輸出共模電壓等特性。在直流耦合系統(tǒng)中，驅(qū)動器輸出共模電壓通過U2的9腳設置,可調(diào)輸出共模電平使U2的輸出能夠與Ul的輸入共模電壓相匹配。U2的內(nèi)部共模反饋環(huán)路也可提供出色的輸出平衡，并能抑制偶數(shù)階諧波失真積。
[0034]待處理的數(shù)字信號一路從J4的18?31腳輸入到U3的A通道，U3將數(shù)字信號轉(zhuǎn)換為差分模擬信號從45腳和46腳輸出，送往RF變壓器S2。S2不僅用于將差分輸出轉(zhuǎn)換成單端信號，而且還將DAC的輸出與負載隔離開來，因而可以改善整體失真性能。最終的單端模擬信號由J7的I腳輸出。
[0035]由SI和J6構成的模擬輸出B通道與模擬輸出A通道相同，由于集成了高速DAC模塊，可以回放最高200MSPS數(shù)據(jù)率的數(shù)字信號。一般情況下，各個DAC的模擬輸出信號被提供在相應的輸出端，然后可以從模擬輸出端讀取各個模擬輸出信號，或者將信號施加于其它模擬電路以進一步處理。
【權利要求】
1.一種寬帶信號采樣和轉(zhuǎn)換裝置，包括倍頻電路、放大電路、模/數(shù)轉(zhuǎn)換部分、數(shù)/模轉(zhuǎn)換部分、輸出驅(qū)動電路和接口電路，其特征在于:倍頻電路對輸入基準時鐘進行倍頻，滿足模/數(shù)轉(zhuǎn)換部分所需采樣時鐘；放大電路通過單端輸入、差分輸出的運算放大器將收到的不穩(wěn)定的模擬信號經(jīng)過放大或衰減，穩(wěn)定在允許輸入的電壓范圍內(nèi)^模/數(shù)轉(zhuǎn)換部分采用雙通道八IX:芯片，放大電路的輸出信號送入到模/數(shù)轉(zhuǎn)換部分中，每個通道中的模數(shù)信號采用單獨的電路，兩個通道接口同時并行接收差分信號，并同時進行模數(shù)轉(zhuǎn)換，轉(zhuǎn)換后的數(shù)字值被送往接口電路；數(shù)/模轉(zhuǎn)換部分采用雙通道0…芯片，接口電路接收到的數(shù)字信號分別通過每個通道中的0…轉(zhuǎn)換成模擬輸出信號，通過輸出驅(qū)動電路進行輸出。
2.根據(jù)權利要求1所述的寬帶信號采樣和轉(zhuǎn)換裝置，其特征在于:所述的輸出驅(qū)動電路中差分輸出接驅(qū)動變壓器的初級繞組，輸出繞組的一側(cè)接地。
3.根據(jù)權利要求1所述的寬帶信號采樣和轉(zhuǎn)換裝置，其特征在于:所述的倍頻電路的輸入時鐘頻率范圍為600紐2?2001112，輸出時鐘頻率最高達160102。
【文檔編號】H03M1/54GK204145459SQ201420546877
【公開日】2015年2月4日 申請日期:2014年9月22日 優(yōu)先權日:2014年9月22日
【發(fā)明者】邢燕, 吳華兵, 胡永輝, 陳穎鳴, 趙愛萍 申請人:中國科學院國家授時中心