基于可編程定時(shí)單元的同步裝置制造方法
【專利摘要】本實(shí)用新型提供了一種基于可編程定時(shí)單元的同步裝置，整形電路將輸入的信號(hào)整形成方波信號(hào)送往延遲產(chǎn)生電路的輸入端，延遲產(chǎn)生電路根據(jù)控制單元的設(shè)置產(chǎn)生相應(yīng)的延遲輸出，接口電路實(shí)現(xiàn)延遲產(chǎn)生電路與外部控制系統(tǒng)的通信，控制單元使用ISP和UART串口實(shí)現(xiàn)在系統(tǒng)可編程或在應(yīng)用可編程。本實(shí)用新型既具有長(zhǎng)延遲的快沿脈沖延遲電路的各種性能，又具有與計(jì)算機(jī)通訊和接受控制的特性，可以設(shè)計(jì)出高準(zhǔn)確度可控延遲脈沖信號(hào)源。
【專利說(shuō)明】基于可編程定時(shí)單元的同步裝置

【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于無(wú)線電通信和時(shí)間同步系統(tǒng)的信號(hào)偽同步領(lǐng)域，涉及一種同步裝置。

【背景技術(shù)】
[0002]在時(shí)間同步系統(tǒng)中，通常不同的設(shè)備在不同的時(shí)鐘域工作，但是實(shí)際上要求這些工作同步進(jìn)行，因此需要使這些設(shè)備的信號(hào)之間保持偽同步相位關(guān)系。在電子儀器和通信系統(tǒng)設(shè)計(jì)中，為配合同步功能的實(shí)現(xiàn)，常需要使用延遲線單元，使信號(hào)通過(guò)延遲網(wǎng)絡(luò)之后能夠達(dá)到把信號(hào)延遲一段特定時(shí)間的目的。
[0003]隨著各種高新前沿技術(shù)的迅猛發(fā)展，傳統(tǒng)設(shè)計(jì)的固定延遲時(shí)間的快前沿脈沖源已不能滿足需要，常常需要在一定范圍內(nèi)可對(duì)延遲時(shí)間進(jìn)行任意設(shè)置。一般來(lái)講常規(guī)的設(shè)計(jì)有兩種方法:一是將多個(gè)具有不同延遲時(shí)間的固定延遲脈沖產(chǎn)生電路單元組合成一個(gè)可程控的電路，通過(guò)計(jì)算機(jī)的控制來(lái)獲得不同延遲時(shí)間的快沿脈沖輸出，但很難達(dá)到高準(zhǔn)確度的延遲時(shí)間、較好的快沿特性以及較高的脈沖形狀的一致性；二是制作一個(gè)具有較長(zhǎng)延遲時(shí)間的脈沖產(chǎn)生電路，在電路的不同延遲時(shí)間部位處引出具有不同延遲時(shí)間的信號(hào)，再由計(jì)算機(jī)根據(jù)用戶的需求，將所需延遲時(shí)間的脈沖接入后續(xù)的輸出放大電路，以獲得所需的信號(hào)。這兩種設(shè)計(jì)方法存在相同的問(wèn)題，即要獲得納秒級(jí)延遲時(shí)間的脈沖是十分困難的。


【發(fā)明內(nèi)容】

[0004]為了克服現(xiàn)有技術(shù)的不足，本發(fā)明提供一種基于可編程定時(shí)單元的同步裝置，采用可編程延遲線芯片，既具有長(zhǎng)延遲的快沿脈沖延遲電路的各種性能，又具有與計(jì)算機(jī)通訊和接受控制的特性，可以設(shè)計(jì)出高準(zhǔn)確度可控延遲脈沖信號(hào)源。
[0005]本發(fā)明解決其技術(shù)問(wèn)題所采用的技術(shù)方案是:包括整形電路、延遲產(chǎn)生電路、控制單元和接口電路。整形電路將輸入的信號(hào)整形成方波信號(hào)送往延遲產(chǎn)生電路的輸入端，延遲產(chǎn)生電路根據(jù)控制單元的設(shè)置產(chǎn)生相應(yīng)的延遲輸出，接口電路實(shí)現(xiàn)延遲產(chǎn)生電路與外部控制系統(tǒng)的通信，控制單元使用ISP和UART串口實(shí)現(xiàn)在系統(tǒng)可編程或在應(yīng)用可編程。
[0006]本發(fā)明的有益效果是:通過(guò)將一個(gè)延遲添加到時(shí)鐘信號(hào)的信號(hào)路徑上來(lái)調(diào)整時(shí)鐘信號(hào)的相對(duì)相位。添加到時(shí)鐘信號(hào)上的時(shí)間延遲引起時(shí)鐘信號(hào)在時(shí)間上平移，因此導(dǎo)致被延遲的時(shí)鐘信號(hào)的相位平移?？烧{(diào)整的延遲電路增加了時(shí)間延遲的靈活性，通過(guò)改變應(yīng)用于延遲電路的值來(lái)調(diào)整時(shí)間延遲。
[0007]本發(fā)明利用集中控制加上高精度的延遲單元提供各子系統(tǒng)的精密同步，采用專業(yè)的硬件時(shí)序邏輯控制電路，可設(shè)定為時(shí)鐘發(fā)生、延時(shí)觸發(fā)、或邏輯觸發(fā)等功能，所有時(shí)間或邏輯參數(shù)均可以軟件編程控制在250ps的精度內(nèi)。同時(shí)該同步裝置具有同步速度快、可靠高、易實(shí)現(xiàn)、抗干擾能力強(qiáng)等特點(diǎn)，能夠應(yīng)用于自動(dòng)測(cè)試設(shè)備(ATE)，PC外設(shè)設(shè)備，雷達(dá)和通信設(shè)備，航空航天設(shè)備和生產(chǎn)線檢測(cè)等領(lǐng)域。

【專利附圖】

【附圖說(shuō)明】
[0008]圖1是本發(fā)明的電氣原理框圖。
[0009]圖2是本發(fā)明的電子線路原理圖。

【具體實(shí)施方式】
[0010]下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明進(jìn)一步說(shuō)明，本發(fā)明包括但不僅限于下述實(shí)施例。
[0011]本發(fā)明包括整形電路、延遲產(chǎn)生電路、控制單元和接口電路。整形電路將輸入的信號(hào)整形成方波信號(hào)送往延遲產(chǎn)生電路的輸入端，信號(hào)的延遲輸出通過(guò)對(duì)延遲產(chǎn)生電路的編程實(shí)現(xiàn)。延遲控制數(shù)據(jù)的輸入有兩種方法:一是在線編程，由控制單元來(lái)實(shí)現(xiàn)；二是通過(guò)外部設(shè)備編程，用于編程的控制信號(hào)通過(guò)接口電路輸入到延遲產(chǎn)生電路。
[0012]本實(shí)施例的延遲產(chǎn)生電路為:集成電路U2的1腳接集成電路U1B的13腳，U2的2腳接插座P1的10腳和R19的一端，U2的3腳接P1的11腳和R12的1腳，U2的9腳接P1的12腳，U2的11腳接P1的13腳和R20的一端，U2的14腳和16腳接電源，U2的8腳接地，U2的4?5腳接P1的1?2腳和R12的2?3腳，U2的6腳、10腳、7腳、12腳接P1的1?6腳、R7的8?5腳和R12的2腳?7腳，U2的13腳接P1的7腳、R9的一端和R12的8腳，U2的15腳接三極管Q3的基極，Q3的發(fā)射極接R16的一端和Q4的發(fā)射極，Q3的集電極接Q4的基極和R17的一端，Q4的集電極接C12的一端和R18的一端，C12的另一端接R10的一端和R11的一端，R10的另一端和R11的另一端接P1的14腳。
[0013]圖1是本發(fā)明的電氣原理框圖，在圖1中，本發(fā)明是由整形電路、延遲產(chǎn)生電路、控制單元和接口電路連接構(gòu)成。
[0014]整形電路完成對(duì)由外觸發(fā)輸入端送入的信號(hào)的整形鎖定，形成一個(gè)具有一定前沿和寬度的規(guī)則脈沖送入延遲產(chǎn)生電路的輸入端，實(shí)現(xiàn)輸入信號(hào)到方波輸出的轉(zhuǎn)換。
[0015]延遲產(chǎn)生電路根據(jù)設(shè)置的延遲控制字產(chǎn)生相應(yīng)的延遲輸出。
[0016]控制單元實(shí)現(xiàn)對(duì)觸發(fā)脈沖延時(shí)分配器的內(nèi)置控制，可使用ISP和UART串口實(shí)現(xiàn)在系統(tǒng)可編程或在應(yīng)用可編程。
[0017]接口電路實(shí)現(xiàn)延遲產(chǎn)生電路與外部控制系統(tǒng)的通信，并輸出參考信號(hào)和延遲信號(hào)到外部。
[0018]在圖2中，本實(shí)施例的整形電路由集成電路U1A、U1B，三極管Q1、Q2，二極管D1，接口插座J1，電阻R1?R6，電容C1、C2連接構(gòu)成，集成電路U1的型號(hào)為74LS128，三極管Q1、Q2的型號(hào)為MPS3646。插座J1的1腳接R5的一端和C1的一端，C1的另一端接R4的一端，R4的另一端接Q1的基極、D1的負(fù)端和R3的一端，Q1的集電極接Q2的基極和R1的一端，Q1的發(fā)射極接Q2的發(fā)射極和R6的一端，Q2的集電極接U1A的3腳和R2的一端，U1A的2腳接地，U1A的1腳接U1B的11腳，U1B的12腳接地，R5的另一端接C2的一端，C2的另一端接地，R1的另一端、R2的另一端和R3的另一端接電源，R6的另一端和D1的正端接地。
[0019]本實(shí)施例的延遲產(chǎn)生電路由集成電路U2，三極管Q3、Q4，電阻R10、R11、R16?R18，電容C12連接構(gòu)成。集成電路U2的型號(hào)為DS1123，三極管Q3、Q4的型號(hào)為MPS3646。集成電路U2的1腳接集成電路U1B的13腳，U2的2腳接插座P1的10腳和R19的一端，U2的3腳接插座P1的11腳和R12的1腳，U2的9腳接插座P1的12腳，U2的11腳接插座P1的13腳和R20的一端，U2的14腳和16腳接電源，U2的8腳接地，U2的4?6腳、10腳、7腳、12腳、13腳接P1的1?7腳和R12的2?8腳，U2的15接三極管Q3的基極，Q3的發(fā)射極接R16的一端和Q4的發(fā)射極，Q3的集電極接Q4的基極和R17的一端，Q4的集電極接C12的一端和R18的一端，C12的另一端接R10的一端和R11的一端，R10的另一端和R11的另一端接P1的14腳，R16的另一端接電源，R17的另一端和R18的另一端接地。
[0020]本實(shí)施例的控制單元由集成電路U3，集成電路U4，晶體振蕩器Y1，按鍵S1，排阻R12，電阻R13?R15，電容C3?C11連接構(gòu)成。集成電路U3的型號(hào)為STC12LE5410，集成電路U4的型號(hào)為MAX3232。集成電路U3的1腳接R14的一端和C4的一端，U3的2腳接U2的12腳，U3的3腳接U4的11腳，U3的4腳接R13的一端、Y1的一端和C6的一端，U3的5腳接R13的另一端、Y1的另一端和C5的一端，U3的10腳接地，U3的12?19腳接R12的16?9腳，U3的20腳接電源，U4的1腳通過(guò)C7接U4的3腳，U4的4腳通過(guò)C8接U4的5腳，U4的6腳通過(guò)C11接地，U4的15腳接地，U4的2腳通過(guò)C9接電源，U4的16腳接電源，R12的1?8腳接U2的3腳、4?6腳、10腳、7腳、12腳和13腳，C3的一端接U3的20腳、另一端接地，C4的另一端接電源和S1的一端，C5的另一端、C6的另一端接地，C10的一端接U4的16腳、另一端接地，R14的另一端接R15的一端和S1的另一端，R15的另一端接地。
[0021]本實(shí)施例的接口電路由接插件P1，排阻R7，電阻R9連接構(gòu)成。接插件P1的1?3腳接U2的4?6腳和R12的2?5腳，P1的4腳接U2的10腳和R12的5腳，P1的5腳接U2的7腳和R12的6腳，P1的6腳接U2的12腳和R12的7腳，P1的7腳接U2的13腳和R12的8腳，P1的8?9腳接地，P1的10腳接U2的2腳和R19的一端，P1的11腳接U2的3腳和R12的1腳，P1的12腳接U2的9腳，P1的13腳接U2的11腳和R20的一端，P1的14腳接R10的一端和R11的一端，P1的15腳接U4的13腳，P1的16腳接U4的14腳，R7的1腳?4腳接地，R7的5腳?8腳接P1的6腳?3腳，R9的一端接地，R9的另一端接P1的7腳。
[0022]本發(fā)明的工作原理如下:
[0023]待同步信號(hào)通過(guò)接插件J1輸入到可編程定時(shí)單元同步裝置，經(jīng)C1濾除輸入信號(hào)的直流分量后，由三極管Ql、Q2組成的施密特整形放大電路將其轉(zhuǎn)換為方波信號(hào)。經(jīng)集成電路U1A、U1B驅(qū)動(dòng)后的方波信號(hào)送往集成電路U2。集成電路U2是一個(gè)8位的可編程定時(shí)單元，可利用8抽頭的延遲線進(jìn)行異步抽樣。通過(guò)配置U2的延時(shí)深度，可以實(shí)現(xiàn)對(duì)輸入信號(hào)0?250ns的延遲，延時(shí)步長(zhǎng)為250ps。為了獲得高準(zhǔn)確度的延遲，采用U2提供的延遲參考輸出功能，可以最大限度的減少當(dāng)輸入信號(hào)電平發(fā)生變化時(shí)輸入到輸出間的測(cè)量延遲時(shí)間因過(guò)渡時(shí)間的變化而發(fā)生的改變，同時(shí)還可消除零步長(zhǎng)延遲時(shí)因工作溫度系數(shù)變化而引起的不利影響。U2的9腳和15腳分別產(chǎn)生出納秒級(jí)的參考輸出脈沖和納秒級(jí)的延遲輸出脈沖，經(jīng)驅(qū)動(dòng)后送輸出放大電路。
[0024]集成電路U2的控制接口同時(shí)與集成電路U3和接插件P1相連接，對(duì)集成電路U2的延遲控制方法有兩種:一是通過(guò)集成電路U3的全雙工異步串行口進(jìn)行在線編程，U3是型號(hào)為STC12LE5410的單片機(jī)；二是通過(guò)接插件P1輸入控制信息。P1作為同步裝置的擴(kuò)展接口能夠與外部具有TTL電平的單片機(jī)、ARM、FPGA、CPLD等設(shè)備相連接，實(shí)現(xiàn)用戶對(duì)輸出信號(hào)的延時(shí)控制?？刂菩畔⒌妮斎肟赏ㄟ^(guò)并行或串行兩種方式進(jìn)行:設(shè)置模式為并行模式時(shí)，延時(shí)設(shè)置數(shù)據(jù)從8位數(shù)據(jù)端口一次并行寫(xiě)入8位寄存器；串行模式時(shí)，串行延時(shí)設(shè)置數(shù)據(jù)在時(shí)鐘上升沿以從高到低的順序?qū)懭氲?位寄存器。鎖存允許信號(hào)為低電平時(shí)，數(shù)據(jù)端口的最后狀態(tài)被8位鎖存器鎖存，鎖定觸發(fā)脈沖的延遲時(shí)間，數(shù)據(jù)端口邏輯狀態(tài)的改變不影響對(duì)觸發(fā)脈沖的延時(shí)。
[0025]集成電路U2的9腳為輸出參考引腳，用戶可通過(guò)該引腳用示波器或計(jì)數(shù)器等設(shè)備監(jiān)測(cè)輸出信號(hào)延遲功能的實(shí)現(xiàn)。
【權(quán)利要求】
1.一種基于可編程定時(shí)單元的同步裝置，包括整形電路、延遲產(chǎn)生電路、控制單元和接口電路，其特征在于:整形電路將輸入的信號(hào)整形成方波信號(hào)送往延遲產(chǎn)生電路的輸入端，延遲產(chǎn)生電路根據(jù)控制單元的設(shè)置產(chǎn)生相應(yīng)的延遲輸出，接口電路實(shí)現(xiàn)延遲產(chǎn)生電路與外部控制系統(tǒng)的通信，控制單元使用13？和以奶串口實(shí)現(xiàn)在系統(tǒng)可編程或在應(yīng)用可編程。
【文檔編號(hào)】H03K5/13GK204145438SQ201420546879
【公開(kāi)日】2015年2月4日 申請(qǐng)日期:2014年9月22日 優(yōu)先權(quán)日:2014年9月22日
【發(fā)明者】邢燕, 王凡, 張虎, 胡永輝 申請(qǐng)人:中國(guó)科學(xué)院國(guó)家授時(shí)中心