高速寬范圍低轉(zhuǎn)高雙端輸出電平轉(zhuǎn)換電路的制作方法
【專(zhuān)利摘要】本實(shí)用新型涉及一種高速寬范圍低轉(zhuǎn)高雙端輸出電平轉(zhuǎn)換電路，它包括依次串接于高壓電源VDDH與參考地GND之間的交叉耦合PMOS晶體管對(duì)、分壓模塊及差分輸入NMOS晶體管對(duì)；第一輸入端及第一輸入端經(jīng)過(guò)第一輸入反相器后得到的第二輸入端；接于第一差分輸入NMOS晶體管漏極與低壓電源VDDL之間的第一快速上拉PMOS晶體管及接于第二差分輸入NMOS晶體管漏極與低壓電源VDDL之間的第二快速上拉PMOS晶體管；接于高壓電源VDDH與第一輸出端及第二輸出端之間的加速單元。本實(shí)用新型有效擴(kuò)寬了常用低轉(zhuǎn)高電平轉(zhuǎn)換電路的電平轉(zhuǎn)換范圍，在避免強(qiáng)上拉與強(qiáng)下拉之間競(jìng)爭(zhēng)的同時(shí)，加速了電平上拉的速度，提升了轉(zhuǎn)換速度。
【專(zhuān)利說(shuō)明】
【技術(shù)領(lǐng)域】
[0001] 本實(shí)用新型涉及一種電平轉(zhuǎn)換電路，尤其指一種高速低轉(zhuǎn)高雙端輸出電平轉(zhuǎn)換電 路。 高速寬范圍低轉(zhuǎn)高雙端輸出電平轉(zhuǎn)換電路

【背景技術(shù)】
[0002] 低轉(zhuǎn)高電平轉(zhuǎn)換電路被廣泛應(yīng)用于現(xiàn)代多電源域集成電路中，完成低電源域邏輯 向高電源域邏輯的轉(zhuǎn)換。圖1所示為現(xiàn)有常用低轉(zhuǎn)高電平轉(zhuǎn)換電路，由依次串接于高壓電 源VDDH與參考地GND之間的典型交叉耦合PM0S晶體管對(duì)與典型差分輸入NM0S晶體管對(duì) 構(gòu)成。當(dāng)?shù)湫偷谝惠斎霝榈碗娫从蜻壿嫺唠娖?，則典型第二輸入端輸出為低電源域邏輯低 電平，使典型第一差分輸入NM0S晶體管打開(kāi)，典型第二差分輸入N0MS晶體管關(guān)閉，典型第 一輸出端被典型第一差分輸入NM0S晶體管下拉至地電位，而典型第二輸出端被典型第二 交叉耦合PM0S晶體管上拉至高壓電源域高電平電位，從而完成低電源域邏輯電平到高電 源域邏輯電平的轉(zhuǎn)換。
[0003] 圖1所示現(xiàn)有常用低轉(zhuǎn)高電平轉(zhuǎn)換電路中典型差分輸入NM0S晶體管閾值電壓高， 要求典型第一輸入端輸入的邏輯高電平不能過(guò)低，限制了轉(zhuǎn)換范圍。該結(jié)構(gòu)在狀態(tài)發(fā)生翻 轉(zhuǎn)時(shí)，串聯(lián)與于電源與地之間的PM0S晶體管與打開(kāi)的NM0S晶體管處于競(jìng)爭(zhēng)狀態(tài)，因此一般 須采取NM0S晶體管尺寸大于PM0S晶體管尺寸的做法減弱這種競(jìng)爭(zhēng)關(guān)系，導(dǎo)致PM0S晶體管 上拉能力遠(yuǎn)弱于NM0S晶體管下拉能力，使得電平轉(zhuǎn)換上升較緩慢，造成過(guò)大轉(zhuǎn)換延時(shí)。


【發(fā)明內(nèi)容】

[0004] 為了克服現(xiàn)有常用低轉(zhuǎn)高電平轉(zhuǎn)換電路轉(zhuǎn)換范圍較窄，爬升過(guò)程較慢的缺點(diǎn)，本 實(shí)用新型提供一種新型的低轉(zhuǎn)高雙端輸出電平轉(zhuǎn)換電路結(jié)構(gòu)。該結(jié)構(gòu)不僅擴(kuò)寬了低轉(zhuǎn)高電 平轉(zhuǎn)換電路的轉(zhuǎn)換范圍，而且在保持較低競(jìng)爭(zhēng)的情況下增強(qiáng)上拉能力，提升了爬升速度。
[0005] 本實(shí)用新型解決其技術(shù)問(wèn)題所采用的技術(shù)方案是：一種高速寬范圍低轉(zhuǎn)高雙端 輸出電平轉(zhuǎn)換電路，具有第一輸入端，第一輸入反相器，第二輸入端，差分輸入NM0S晶體管 對(duì)，交叉耦合PM0S晶體管對(duì)，第一輸出端，第二輸出端，差分輸入NM0S晶體管為CMOS工藝 中核內(nèi)使用最小尺寸低閾值管，交叉耦合PM0S晶體管為CMOS工藝中端口使用大尺寸高耐 壓管，交叉耦合PM0S晶體管對(duì)與差分輸入NM0S晶體管對(duì)之間串接分壓模塊，第一差分輸入 NM0S晶體管漏極與低壓電源VDDL之間接入第一快速上拉PM0S晶體管，第二差分輸入NM0S 晶體管漏極與低壓電源VDDL之間接入第二快速上拉PM0S晶體管，高壓電源VDDH與第一輸 出端及第二輸出端之間接入加速單元。
[0006] 進(jìn)一步的，所述第一快速上拉PM0S晶體管源極接低壓電源VDDL，漏極接第一差分 輸入NM0S晶體管漏極，柵極接第一輸入端。
[0007] 進(jìn)一步的，所述第二快速上拉PM0S晶體管源極接低壓電源VDDL，漏極接第二差分 輸入NM0S晶體管漏極，柵極接第二輸入端。
[0008] 進(jìn)一步的，所述分壓模塊包括依次串接于第一交叉耦合PM0S晶體管漏端與第一 差分輸入NMOS晶體管漏極之間的第二分壓NMOS晶體管與第一分壓NMOS晶體管，以及依次 串接于第二交叉耦合PM0S晶體管漏端與第二差分輸入NM0S晶體管漏極之間的第三分壓 NMOS晶體管與第四分壓NMOS晶體管；所述第二分壓NMOS晶體管與第三分壓NMOS晶體管 柵極相連均接至高壓電源VDDH，第一分壓NMOS晶體管與第四分壓NMOS晶體管柵極相連均 接至低壓電源VDDL ;所述第二分壓NMOS晶體管與第三分壓NMOS晶體管為CMOS工藝中端 口使用大尺寸高耐壓管，第一分壓NMOS晶體管與第四分壓NMOS晶體管為CMOS工藝中核內(nèi) 使用最小尺寸低閾值管。
[0009] 進(jìn)一步的，所述加速單元依次串接于高壓電源VDDH與第一輸出端之間的第一加 速PM0S晶體管與第一加速開(kāi)關(guān)PM0S晶體管，依次串接于高壓電源VDDH與第二輸出端之間 的第二加速PM0S晶體管與第二加速開(kāi)關(guān)PM0S晶體管，依次級(jí)聯(lián)于第二輸出端與第一加速 開(kāi)關(guān)PM0S晶體管柵極之間的第三延時(shí)反相器、第二延時(shí)反相器與第一延時(shí)反相器以及依 次級(jí)聯(lián)于第一輸出端與第二加速開(kāi)關(guān)PM0S晶體管柵極之間的第四延時(shí)反相器、第五延時(shí) 反相器與第六延時(shí)反相器；所述第一加速PM0S晶體管源極接高壓電源VDDH，漏極接第一加 速開(kāi)關(guān)PM0S晶體管源端，柵極接第二輸出端；所述第一加速開(kāi)關(guān)PM0S晶體管漏端接第一輸 出端；所述第二加速PM0S晶體管源極接高壓電源VDDH，漏極接第二加速開(kāi)關(guān)PM0S晶體管 源端，柵極接第一輸出端；所述第二加速開(kāi)關(guān)PM0S晶體管漏端接第二輸出端；所述第三延 時(shí)反相器與第四延時(shí)反相器中晶體管均采用工藝最小尺寸晶體管。
[0010] 本實(shí)用新型的原理是：將典型差分輸入NM0S晶體管對(duì)中采用的端口用高閾值 NM0S晶體管換成最小尺寸的低閾值NM0S晶體管，并同時(shí)在典型交叉耦合PM0S晶體管對(duì)與 典型差分輸入NM0S晶體管對(duì)之間插入分壓模塊，降低加在小尺寸NM0S晶體管兩端電壓，提 高其可靠性。增加上拉PM0S晶體管，提高其上拉能力，增加的上拉PM0S晶體管支路中加入 可控開(kāi)關(guān)，使得在相應(yīng)輸出電平上拉時(shí)可控開(kāi)關(guān)開(kāi)啟，增加的上拉PM0S晶體管參與上拉過(guò) 程，在相應(yīng)輸出電平下拉時(shí)，關(guān)閉可控開(kāi)關(guān)，切斷新增加上拉PM0S晶體管與差分下拉NM0S 晶體管之間聯(lián)系，避免強(qiáng)上拉與強(qiáng)下拉之間的競(jìng)爭(zhēng)。同時(shí)，在輸入端加入與輸入NMOS晶體 管互補(bǔ)的PM0S晶體管，PM0S晶體管接低電源域，加速電平在低電源域的上升速度。
[0011] 本實(shí)用新型的有益效果：在不增加特殊耐壓工藝的情況下，擴(kuò)寬了電平轉(zhuǎn)換電路 的轉(zhuǎn)換范圍；而且，在較弱的上拉與下拉競(jìng)爭(zhēng)情況下，增強(qiáng)了交叉耦合PM0S晶體管上拉能 力，降低了上拉延時(shí)。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0012] 圖1是現(xiàn)有常用低轉(zhuǎn)高電平轉(zhuǎn)換電路原理圖。
[0013] 圖2是本實(shí)用新型的電路原理圖。
[0014] 圖中文字和數(shù)字標(biāo)注表示為：
[0015] 11、典型第一輸入反相器；
[0016] 12、典型差分輸入NM0S晶體管對(duì)；
[0017] 1201、典型第一差分輸入NM0S晶體管；
[0018] 1202、典型第二差分輸入NM0S晶體管；
[0019] 13、典型交叉耦合PM0S晶體管對(duì)；
[0020] 1301、典型第一交叉耦合PM0S晶體管；
[0021] 1302、典型第二交叉耦合PM0S晶體管；
[0022] 14、典型第一輸入；
[0023] 15、典型第二輸入；
[0024] 16、典型第一輸出；
[0025] 17、典型第二輸出；
[0026] 21、第一輸入反相器；
[0027] 22、差分輸入NM0S晶體管對(duì)；
[0028] 2201、第一差分輸入NM0S晶體管；
[0029] 2202、第二差分輸入NM0S晶體管；
[0030] 23、分壓模塊；
[0031] 2301、第一分壓NM0S晶體管；
[0032] 2302、第二分壓NM0S晶體管；
[0033] 2303、第三分壓NM0S晶體管；
[0034] 2304、第四分壓NM0S晶體管；
[0035] 24、交叉耦合PM0S晶體管對(duì)；
[0036] 2401、第一交叉耦合PM0S晶體管；
[0037] 2402、第二交叉耦合PM0S晶體管；
[0038] 25、加速單元；
[0039] 2501、第一加速PM0S晶體管；
[0040] 2502、第一加速開(kāi)關(guān)PM0S晶體管；
[0041] 2503、第二加速PM0S晶體管；
[0042] 2504、第二加速開(kāi)關(guān)PM0S晶體管；
[0043] 2505、第一延時(shí)反相器；
[0044] 2506、第二延時(shí)反相器；
[0045] 2507、第三延時(shí)反相器；
[0046] 2508、第四延時(shí)反相器；
[0047] 2509、第五延時(shí)反相器；
[0048] 2510、第六延時(shí)反相器；
[0049] 26、第一快速上拉PM0S晶體管；
[0050] 27、第二快速上拉PM0S晶體管；
[0051] 28、第一輸入端；
[0052] 29、第二輸入端；
[0053] 210、第一輸出端；
[0054] 211、第二輸出端；
[0055] VDDH、高壓電源；
[0056] VDDL、低壓電源；
[0057] GND、參考地。

【具體實(shí)施方式】
[0058] 為了使本領(lǐng)域技術(shù)人員更好地理解本實(shí)用新型的技術(shù)方案，下面結(jié)合附圖對(duì)本實(shí) 用新型進(jìn)行詳細(xì)描述，本部分的描述僅是示范性和解釋性，不應(yīng)對(duì)本實(shí)用新型的保護(hù)范圍 有任何的限制作用。
[0059] 在圖2中差分輸入NM0S晶體管對(duì)22為CMOS工藝中核內(nèi)使用最小尺寸低閾值管， 交叉耦合PM0S晶體管對(duì)24為CMOS工藝中端口使用大尺寸高耐壓管，交叉耦合PM0S晶體管 對(duì)24與差分輸入NM0S晶體管對(duì)22之間串接分壓模塊23,第一差分輸入NM0S晶體管2201 漏極與低壓電源VDDL之間接入第一快速上拉PM0S晶體管26,第二差分輸入NM0S晶體管 2202漏極與低壓電源VDDL之間接入第二快速上拉PM0S晶體管27,高壓電源VDDH與第一 輸出端210及第二輸出端211之間接入加速單元25。其中，第一快速上拉PM0S晶體管26 源極接低壓電源VDDL，漏極接第一差分輸入NM0S晶體管2201漏極，柵極接第一輸入端28。 第二快速上拉PM0S晶體管27源極接低壓電源VDDL，漏極接第二差分輸入NM0S晶體管2202 漏極，柵極接第二輸入端29。
[0060] 分壓模塊23包括依次串接于第一交叉稱(chēng)合PM0S晶體管2401漏端與第一差分輸 入NM0S晶體管2201漏極之間的第二分壓NM0S晶體管2302與第一分壓NM0S晶體管2301， 以及依次串接于第二交叉耦合PM0S晶體管2402漏端與第二差分輸入NM0S2202晶體管漏 極之間的第三分壓NM0S晶體管2303與第四分壓NM0S晶體管2304 ;所述第二分壓NM0S晶 體管2302與第三分壓NM0S晶體管2303柵極相連均接至高壓電源VDDH，第一分壓NM0S晶 體管2301與第四分壓NM0S晶體管2304柵極相連均接至低壓電源VDDL ;所述第二分壓NM0S 晶體管2302與第三分壓NM0S晶體管2303為CMOS工藝中端口使用大尺寸高耐壓管，第一 分壓NM0S晶體管2301與第四分壓NM0S晶體管2304為CMOS工藝中核內(nèi)使用最小尺寸低 閾值管。
[0061] 加速單元依次串接于高壓電源VDDH與第一輸出端210之間的第一加速PM0S晶體 管2501與第一加速開(kāi)關(guān)PM0S晶體管2502,依次串接于高壓電源VDDH與第二輸出端之間的 第二加速PM0S晶體管2503與第二加速開(kāi)關(guān)PM0S晶體管2504,依次級(jí)聯(lián)于第二輸出端211 與第一加速開(kāi)關(guān)PM0S晶體管2502柵極之間的第三延時(shí)反相器2507、第二延時(shí)反相器2506 與第一延時(shí)反相器2505以及依次級(jí)聯(lián)于第一輸出端210與第二加速開(kāi)關(guān)PM0S晶體管2504 柵極之間的第四延時(shí)反相器2508、第五延時(shí)反相器2509與第六延時(shí)反相器2510 ;所述第一 加速PM0S晶體管2501源極接高壓電源VDDH，漏極接第一加速開(kāi)關(guān)PM0S晶體管2502源端， 柵極接第二輸出端211 ;所述第一加速開(kāi)關(guān)PM0S晶體管2502漏端接第一輸出端210 ;所述 第二加速PM0S晶體管2503源極接高壓電源VDDH，漏極接第二加速開(kāi)關(guān)PM0S晶體管2504 源端，柵極接第一輸出端211 ;所述第二加速開(kāi)關(guān)PM0S晶體管2504漏端接第二輸出端211 ; 所述第三延時(shí)反相器2507與第四延時(shí)反相器2508中晶體管均采用工藝最小尺寸晶體管。 [0062] 需要說(shuō)明的是，在本文中，術(shù)語(yǔ)"包括"、"包含"或者其任何其他變體意在涵蓋非排 他性的包含，從而使得包括一系列要素的過(guò)程、方法、物品或者設(shè)備不僅包括哪些要素，而 且還包括沒(méi)有明確列出的其他要素，或者是還包括為這種過(guò)程、方法、物品或者設(shè)備所固有 的要素。
[〇〇63] 本文中應(yīng)用了具體個(gè)例對(duì)本實(shí)用新型的原理及實(shí)施方式進(jìn)行了闡述，以上實(shí)例的 說(shuō)明只是用于幫助理解本實(shí)用新型的方法及其核心思想。以上所述僅是本實(shí)用新型的優(yōu)選 實(shí)施方式，應(yīng)當(dāng)指出，由于文字表達(dá)的有限性，而客觀上存在無(wú)限的具體結(jié)構(gòu)，對(duì)于本技術(shù) 領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)，在不脫離本實(shí)用新型原理的前提下，還可以做出若干改進(jìn)、潤(rùn)飾 或變化，也可以將上述技術(shù)特征以適當(dāng)?shù)姆绞竭M(jìn)行組合；這些改進(jìn)潤(rùn)飾、變化或組合，或未 經(jīng)改進(jìn)將實(shí)用新型的構(gòu)思和技術(shù)方案直接應(yīng)用于其它場(chǎng)合的，均應(yīng)視為本實(shí)用新型的保護(hù) 范圍。
【權(quán)利要求】
1. 一種高速寬范圍低轉(zhuǎn)高雙端輸出電平轉(zhuǎn)換電路，具有第一輸入端，第一輸入反相器， 第二輸入端，差分輸入NMOS晶體管對(duì)，交叉f禹合PMOS晶體管對(duì)，第一輸出端，第二輸出端， 其特征是，差分輸入NMOS晶體管為CMOS工藝中核內(nèi)使用最小尺寸低閾值管，交叉耦合PMOS 晶體管為CMOS工藝中端口使用大尺寸高耐壓管，交叉耦合PM0S晶體管對(duì)與差分輸入NM0S 晶體管對(duì)之間串接分壓模塊，第一差分輸入NMOS晶體管漏極與低壓電源VDDL之間接入第 一快速上拉PMOS晶體管，第二差分輸入NMOS晶體管漏極與低壓電源VDDL之間接入第二快 速上拉PMOS晶體管，高壓電源VDDH與第一輸出端及第二輸出端之間接入加速單元。
2. 根據(jù)權(quán)利要求1所述的一種高速寬范圍低轉(zhuǎn)高雙端輸出電平轉(zhuǎn)換電路，其特征是， 所述第一快速上拉PMOS晶體管源極接低壓電源VDDL，漏極接第一差分輸入NMOS晶體管漏 極，柵極接第一輸入端。
3. 根據(jù)權(quán)利要求1所述的一種高速寬范圍低轉(zhuǎn)高雙端輸出電平轉(zhuǎn)換電路，其特征是， 所述第二快速上拉PMOS晶體管源極接低壓電源VDDL，漏極接第二差分輸入NMOS晶體管漏 極，柵極接第二輸入端。
4. 根據(jù)權(quán)利要求1所述的一種高速寬范圍低轉(zhuǎn)高雙端輸出電平轉(zhuǎn)換電路，其特征是， 所述分壓模塊包括依次串接于第一交叉耦合PMOS晶體管漏端與第一差分輸入NMOS晶體管 漏極之間的第二分壓NMOS晶體管與第一分壓NMOS晶體管，以及依次串接于第二交叉耦合 PMOS晶體管漏端與第二差分輸入NMOS晶體管漏極之間的第三分壓NMOS晶體管與第四分壓 NMOS晶體管；所述第二分壓NMOS晶體管與第三分壓NMOS晶體管柵極相連均接至高壓電源 VDDH，第一分壓NMOS晶體管與第四分壓NMOS晶體管柵極相連均接至低壓電源VDDL ;所述 第二分壓NMOS晶體管與第三分壓NMOS晶體管為CMOS工藝中端口使用大尺寸高耐壓管，第 一分壓NMOS晶體管與第四分壓NMOS晶體管為CMOS工藝中核內(nèi)使用最小尺寸低閾值管。
5. 根據(jù)權(quán)利要求1所述的一種高速寬范圍低轉(zhuǎn)高雙端輸出電平轉(zhuǎn)換電路，其特征是， 所述加速單元依次串接于高壓電源VDDH與第一輸出端之間的第一加速PMOS晶體管與第一 加速開(kāi)關(guān)PMOS晶體管，依次串接于高壓電源VDDH與第二輸出端之間的第二加速PMOS晶體 管與第二加速開(kāi)關(guān)PMOS晶體管，依次級(jí)聯(lián)于第二輸出端與第一加速開(kāi)關(guān)PMOS晶體管柵極 之間的第三延時(shí)反相器、第二延時(shí)反相器與第一延時(shí)反相器以及依次級(jí)聯(lián)于第一輸出端與 第二加速開(kāi)關(guān)PMOS晶體管柵極之間的第四延時(shí)反相器、第五延時(shí)反相器與第六延時(shí)反相 器；所述第一加速PMOS晶體管源極接高壓電源VDDH，漏極接第一加速開(kāi)關(guān)PMOS晶體管源 端，柵極接第二輸出端；所述第一加速開(kāi)關(guān)PMOS晶體管漏端接第一輸出端；所述第二加速 PMOS晶體管源極接高壓電源VDDH，漏極接第二加速開(kāi)關(guān)PMOS晶體管源端，柵極接第一輸出 端；所述第二加速開(kāi)關(guān)PMOS晶體管漏端接第二輸出端；所述第三延時(shí)反相器與第四延時(shí)反 相器中晶體管均采用工藝最小尺寸晶體管。
【文檔編號(hào)】H03K19/0185GK203851128SQ201420240937
【公開(kāi)日】2014年9月24日 申請(qǐng)日期:2014年5月13日 優(yōu)先權(quán)日:2014年5月13日
【發(fā)明者】黃嵩人, 何龍, 陳思園, 陳迪平 申請(qǐng)人:湖南進(jìn)芯電子科技有限公司