上電復(fù)位電路的制作方法
【專利摘要】本發(fā)明公開(kāi)了一種上電復(fù)位電路，包括：第一NMOS管和第一PMOS管；第一NMOS管的源極接地，第一NMOS管的柵漏極以及第一PMOS管的柵極連接在一起且通過(guò)第一電流路徑連接到電源電壓；第一PMOS管的源極通過(guò)第二電流路徑連接到電源電壓；第一PMOS管的漏極通過(guò)第三電流路徑接地；第一PMOS管的漏極輸出復(fù)位信號(hào)；第三電流路徑的導(dǎo)通電流小于第二電流路徑的導(dǎo)通電流；翻轉(zhuǎn)電壓為第一NMOS管和第一PMOS管的柵源電壓的和。本發(fā)明能節(jié)省面積、降低功耗，能實(shí)現(xiàn)工藝跟隨。
【專利說(shuō)明】
上電復(fù)位電路
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及一種半導(dǎo)體集成電路，特別是涉及一種上電復(fù)位(PowerOn Reset，P0R)電路。
【背景技術(shù)】
[0002]如圖1所示，是現(xiàn)有POR電路的示意圖，電阻RlOl和R102對(duì)電源電壓VDD分壓并在節(jié)點(diǎn)NET100形成翻轉(zhuǎn)電壓(Vtrip)，翻轉(zhuǎn)電壓輸入到NMOS管MlOl的柵極，NMOS管MlOl的漏極即節(jié)點(diǎn)NETlOl通過(guò)電阻R103接電源電壓VDD，NM0S管MlOl的漏極還輸出上電復(fù)位信號(hào)到反相器INV100的輸入端，反相器INV100的輸出端輸出反相的復(fù)位信號(hào)RSTB。
[0003]如圖2所示，是現(xiàn)有上電復(fù)位電路的上下電時(shí)序圖，在上下電過(guò)程中，電源電壓VDD會(huì)逐漸上升，翻轉(zhuǎn)電壓即節(jié)點(diǎn)NET100的電壓會(huì)隨電源電壓VDD的上升而上升，此時(shí)復(fù)位信號(hào)RSTB為O，當(dāng)翻轉(zhuǎn)電壓的值達(dá)到匪OS管MlOl的閾值電壓時(shí)，匪OS管MlOl開(kāi)始導(dǎo)通，此時(shí)其導(dǎo)通電阻(Ron)與電阻R103分壓，當(dāng)上電復(fù)位信號(hào)即節(jié)點(diǎn)NETlOl的電壓達(dá)到反相器INV100的閾值時(shí)復(fù)位信號(hào)RSTB翻轉(zhuǎn)為I，上電復(fù)位過(guò)程完成，反之為下電過(guò)程。
[0004]由圖1所示可知，現(xiàn)有電路的翻轉(zhuǎn)電壓由電阻RlOI和R1 2對(duì)電源電壓VDD分壓得至IJ，在集成電路中，電阻會(huì)占用較大的芯片面積，同時(shí)還有具有較大的功耗。
[0005]另外，翻轉(zhuǎn)電壓通過(guò)和匪OS管MlOl的閾值電壓比較來(lái)實(shí)現(xiàn)匪OS管MlOl導(dǎo)通和截止的控制，最后實(shí)現(xiàn)對(duì)上電復(fù)位信號(hào)的控制，由于在實(shí)際應(yīng)用中匪OS管MlOl的閾值電壓會(huì)隨工藝變化，也即在半導(dǎo)體集成電路中匪OS管MlOl的閾值電壓不會(huì)一成不變的，同一匪OS管MlOl會(huì)隨著電壓和溫度的變化而變化，形成于同一晶圓片上的不同位置的NMOS管的閾值電壓也會(huì)互相之間會(huì)有差別，而采用相同工藝形成于不同晶圓上的NMOS管的閾值電壓之間也會(huì)有差別，由電阻分壓形成的翻轉(zhuǎn)電壓無(wú)法跟隨匪OS管的閾值電壓隨工藝變化，也即當(dāng)NMOS管的閾值電壓變化時(shí)，翻轉(zhuǎn)電壓無(wú)法同時(shí)同向變化。

【發(fā)明內(nèi)容】

[0006]本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種上電復(fù)位電路，能節(jié)省面積、降低功耗，還能實(shí)現(xiàn)工藝跟隨。
[0007]為解決上述技術(shù)問(wèn)題，本發(fā)明提供的上電復(fù)位電路包括:
[0008]第一NMOS 管和第一 PMOS 管。
[0009]所述第一匪OS管的源極接地，所述第一NMOS管的柵極和漏極以及所述第一 PMOS管的柵極連接在一起且通過(guò)第一電流路徑連接到電源電壓。
[0010]所述第一PMOS管的源極通過(guò)第二電流路徑連接到電源電壓。
[0011 ]所述第一 PMOS管的漏極通過(guò)第三電流路徑接地;所述第一 PMOS管的漏極輸出復(fù)位信號(hào)。
[0012]所述第三電流路徑的導(dǎo)通電流小于所述第二電流路徑的導(dǎo)通電流。
[0013]所述第一PMOS管的源極到地之間的電壓差為所述第一匪OS管的柵源電壓和所述第一 PMOS管的柵源電壓的疊加，所述第一 NMOS管的柵源電壓和所述第一 PMOS管的柵源電壓的和形成翻轉(zhuǎn)電壓。
[0014]在上下電過(guò)程中，所述第一電流路徑和所述第三電流路徑都導(dǎo)通，當(dāng)所述電源電壓小于所述翻轉(zhuǎn)電壓時(shí)，所述第二電流路徑截止，所述第一 PMOS管的漏極電壓通過(guò)所述第三電流路徑拉低從而使所述復(fù)位信號(hào)為低電平；當(dāng)所述電源電壓大于所述翻轉(zhuǎn)電壓時(shí)，所述第二電流路徑導(dǎo)通，所述第三電流路徑和所述第二電流路徑的導(dǎo)通電流進(jìn)行比較而使所述第一 PMOS管的漏極電壓拉升到電源電壓的值并輸出隨電源電壓變化的所述復(fù)位信號(hào)。
[0015]進(jìn)一步的改進(jìn)是，還包括:
[0016]電流產(chǎn)生電路，所述電流產(chǎn)生電路在上電時(shí)提供工作電流，所述第一電流路徑、所述第二電流路徑和所述第三電流路徑的導(dǎo)通電流都通過(guò)所述電流產(chǎn)生電路提供的工作電流鏡像得到。
[0017]進(jìn)一步的改進(jìn)是，還包括:啟動(dòng)電路，用于在上電時(shí)為所述電流產(chǎn)生電路提供啟動(dòng)電流。
[0018]進(jìn)一步的改進(jìn)是，所述電流產(chǎn)生電路包括:第二匪OS管、第三匪OS管、第二 PMOS管、第三PMOS管和第一電阻。
[0019]所述第二PMOS管的源極和所述第三PMOS管的源極連接電源電壓。
[0020 ]所述第二 PMOS管的柵極和所述第三PMOS管的柵極連接在一起。
[0021 ]所述第二 PMOS管的漏極連接所述第二 NMOS管的漏極。
[0022 ]所述第三PMOS管的漏極連接所述第三NMOS管的漏極。
[0023 ]所述第二 NMOS管的柵極和所述第三NMOS管的柵極連接在一起。
[0024]所述第二NMOS管的源極接地，所述第三NMOS管的源極通過(guò)所述第一電阻接地。
[0025]所述電流產(chǎn)生電路的所述第三匪OS管所在路徑的電流由所述第二匪OS管的柵源電壓和所述第三NMOS管的柵源電壓的差值除以所述第一電阻決定。
[0026]進(jìn)一步的改進(jìn)是，啟動(dòng)電路，用于在上電時(shí)為所述電流產(chǎn)生電路提供啟動(dòng)電流。
[0027]進(jìn)一步的改進(jìn)是，所述啟動(dòng)電路包括:
[0028]第四NMOS管、第四PMOS管和第五PMOS管。
[0029]所述第四PMOS管的源極和所述第五PMOS管的源極都連接所述電源電壓。
[0030]所述第四PMOS管的柵極連接所述第二PMOS管的柵極。
[0031]所述第四PMOS管的漏極、所述第五PMOS管的柵極和所述第四NMOS管的柵極連接在一起。
[0032]所述第四NMOS管的源極和漏極都接地。
[0033]所述第五PMOS管的漏極連接所述第二NMOS管的漏極，在上下電過(guò)程中，所述第五PMOS管導(dǎo)通并提供啟動(dòng)電流到所述第二匪OS管的漏極;所述電流產(chǎn)生電路啟動(dòng)后，所述第四NMOS管組成的電容通過(guò)所述第四PMOS管的導(dǎo)通電流充電直至使所述第五PMOS管截止。
[0034]進(jìn)一步的改進(jìn)是，所述第一電流路徑由第六PMOS管組成，所述第六PMOS管的源極連接電源電壓，所述第六PMOS管的柵極連接所述第三PMOS管的柵極，所述第六PMOS管的漏極輸出所述第一電流路的導(dǎo)通電流。
[0035]進(jìn)一步的改進(jìn)是，所述第六PMOS管和所述第三PMOS管的溝道的寬長(zhǎng)比的比值為1:1o
[0036]進(jìn)一步的改進(jìn)是，所述第二電流路徑由第七PMOS管組成，所述第七PMOS管的源極連接電源電壓，所述第七PMOS管的柵極連接所述第三PMOS管的柵極，所述第七PMOS管的漏極輸出所述第二電流路的導(dǎo)通電流。
[0037]進(jìn)一步的改進(jìn)是，所述第七PMOS管和所述第三PMOS管的溝道的寬長(zhǎng)比的比值為N:1，N為大于等于2的整數(shù)。
[0038]進(jìn)一步的改進(jìn)是，所述第三電流路徑由第五匪OS管組成，所述第五匪OS管的源極接地，所述第五匪OS管的柵極連接所述第二匪OS管的柵極，所述第五匪OS管的漏極輸出所述第三電流路的導(dǎo)通電流。
[0039]進(jìn)一步的改進(jìn)是，所述第五匪OS管和所述第二匪OS管的溝道的寬長(zhǎng)比的比值為1:1o
[0040]進(jìn)一步的改進(jìn)是，所述第一PMOS管的漏極和兩個(gè)串聯(lián)的反相器連接，所述第一PMOS管的漏極通過(guò)兩個(gè)所述反相器的反相后輸出所述復(fù)位信號(hào)。
[0041 ] 進(jìn)一步的改進(jìn)是，所述第一匪OS管由一個(gè)NMOS管組成或由多個(gè)NMOS管并聯(lián)形成；所述第一 PMOS管由一個(gè)PMOS管組成或由多個(gè)PMOS管并聯(lián)形成。
[0042]進(jìn)一步的改進(jìn)是，通過(guò)調(diào)節(jié)所述第一匪OS管的寬長(zhǎng)比或個(gè)數(shù)或所述第一PMOS管的寬長(zhǎng)比或個(gè)數(shù)調(diào)節(jié)所述翻轉(zhuǎn)電壓。
[0043]本發(fā)明的翻轉(zhuǎn)電壓由NMOS管和PMOS管的柵源電壓的疊加形成，相對(duì)于現(xiàn)有技術(shù)中采用電阻分壓形成的結(jié)構(gòu)，本發(fā)明能節(jié)省電路面積、提高集成度，同時(shí)還能降低功耗。
[0044]另外，相對(duì)于現(xiàn)有結(jié)構(gòu)翻轉(zhuǎn)電壓和所控制的NMOS管的閾值電壓之間無(wú)法實(shí)現(xiàn)工藝跟隨的情形，本發(fā)明的翻轉(zhuǎn)電壓為NMOS管和PMOS管的柵源電壓的疊加，所以翻轉(zhuǎn)電壓能跟隨NMOS管和PMOS管的閾值電壓由于工藝偏差引起的不同而同向變化，從而實(shí)現(xiàn)翻轉(zhuǎn)電壓的工藝跟隨;另外，由于本發(fā)明的翻轉(zhuǎn)電壓能通過(guò)NMOS管和PMOS管的寬長(zhǎng)比或個(gè)數(shù)來(lái)調(diào)整。
【附圖說(shuō)明】
[0045]下面結(jié)合附圖和【具體實(shí)施方式】對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說(shuō)明:
[0046]圖1是現(xiàn)有上電復(fù)位電路圖；
[0047]圖2是現(xiàn)有上電復(fù)位電路的上下電時(shí)序圖；
[0048]圖3是本發(fā)明實(shí)施例上電復(fù)位電路圖；
[0049]圖4是本發(fā)明實(shí)施例上電復(fù)位電路的上下電時(shí)序圖。
【具體實(shí)施方式】
[0050]如圖3所示，是本發(fā)明實(shí)施例上電復(fù)位電路圖；本發(fā)明實(shí)施例上電復(fù)位電路，包括:啟動(dòng)電路I和上電復(fù)位主電路2。啟動(dòng)電路I，用于在上電時(shí)為所述電流產(chǎn)生電路提供啟動(dòng)電流，所述上電復(fù)位主電路2用于形成上電復(fù)位信號(hào)。
[0051 ] 所述上電復(fù)位主電路2包括:第一 NMOS管NM3和第一 PMOS管PM4。
[0052]所述第一匪OS管匪3的源極接地GND，所述第一匪OS管匪3的柵極和漏極以及所述第一 PMOS管PM4的柵極連接在一起即連接在節(jié)點(diǎn)NETO且通過(guò)第一電流路徑連接到電源電壓VDD0
[0053 ] 所述第一 PMOS管PM4的源極通過(guò)第二電流路徑連接到電源電壓VDD。
[0054]所述第一 PMOS管PM4的漏極即節(jié)點(diǎn)NETl通過(guò)第三電流路徑接地GND;所述第一 PMOS管PM4的漏極輸出復(fù)位信號(hào)RSTB。
[0055]所述第三電流路徑的導(dǎo)通電流小于所述第二電流路徑的導(dǎo)通電流。
[0056]所述第一 PMOS管PM4的源極到地GND之間的電壓差為所述第一 NMOS管匪3的柵源電壓和所述第一PMOS管PM4的柵源電壓的疊加，所述第一匪OS管匪3的柵源電壓和所述第一PMOS管PM4的柵源電壓的和形成翻轉(zhuǎn)電壓。
[0057]在上下電過(guò)程中，所述第一電流路徑和所述第三電流路徑都導(dǎo)通，當(dāng)所述電源電壓VDD小于所述翻轉(zhuǎn)電壓時(shí)，所述第二電流路徑截止，所述第一PMOS管PM4的漏極電壓通過(guò)所述第三電流路徑拉低從而使所述復(fù)位信號(hào)RSTB為低電平；當(dāng)所述電源電壓VDD大于所述翻轉(zhuǎn)電壓時(shí)，所述第二電流路徑導(dǎo)通，所述第三電流路徑和所述第二電流路徑的導(dǎo)通電流進(jìn)行比較而使所述第一 PMOS管PM4的漏極電壓拉升到電源電壓VDD的值并輸出隨電源電壓VDD變化的所述復(fù)位信號(hào)RSTB。
[0058]所述上電復(fù)位主電路2還包括電流產(chǎn)生電路，所述電流產(chǎn)生電路在上電時(shí)提供工作電流，所述第一電流路徑、所述第二電流路徑和所述第三電流路徑的導(dǎo)通電流都通過(guò)所述電流產(chǎn)生電路提供的工作電流鏡像得到。
[0059]較佳選擇為，所述電流產(chǎn)生電路包括:第二NMOS管匪0、第三匪OS管匪1、第二PMOS管PMO、第三PMOS管PMl和第一電阻RO。
[0060]所述第二 PMOS管PMO的源極和所述第三PMOS管PMl的源極連接電源電壓VDD。
[0061 ]所述第二 PMOS管PMO的柵極和所述第三PMOS管PMl的柵極連接在一起。
[0062]所述第二 PMOS管PMO的漏極連接所述第二 NMOS管NMO的漏極。
[0063]所述第三PMOS管PMl的漏極連接所述第三NMOS管NMl的漏極。
[0064]所述第二NMOS管NMO的柵極和所述第三NMOS管NMl的柵極連接在一起。
[0065]所述第二匪OS管匪O的源極接地GND，所述第三匪OS管匪I的源極通過(guò)所述第一電阻RO接地GND。
[0066]所述電流產(chǎn)生電路的所述第三匪OS管匪I所在路徑的電流由所述第二 NMOS管匪O的柵源電壓和所述第三NMOS管NMl的柵源電壓的差值除以所述第一電阻RO決定。
[0067]所述啟動(dòng)電路I包括:
[0068]第四NMOS 管 Ncap、第四 PMOS 管 PSTP 和第五 PMOS 管 PST。
[0069]所述第四PMOS管PSTP的源極和所述第五PMOS管PST的源極都連接所述電源電壓VDD0
[0070]所述第四PMOS管PSTP的柵極連接所述第二 PMOS管PMO的柵極。
[0071 ] 所述第四PMOS管PSTP的漏極、所述第五PMOS管PST的柵極和所述第四NMOS管Ncap的柵極連接在一起。
[0072 ]所述第四NMOS管Ncap的源極和漏極都接地GND。
[0073]所述第五PMOS管PST的漏極連接所述第二匪OS管匪O的漏極，在上下電過(guò)程中，所述第五PMOS管PST導(dǎo)通并提供啟動(dòng)電流到所述第二 NMOS管NMO的漏極;所述電流產(chǎn)生電路啟動(dòng)后，所述第四NMOS管Ncap組成的電容通過(guò)所述第四PMOS管PSTP的導(dǎo)通電流充電直至使所述第五PMOS管PST截止。
[0074]所述第一電流路徑由第六PMOS管PM2組成，所述第六PMOS管PM2的源極連接電源電壓VDD，所述第六PMOS管PM2的柵極連接所述第三PMOS管PMl的柵極，所述第六PMOS管PM2的漏極輸出所述第一電流路的導(dǎo)通電流。
[0075]所述第二電流路徑由第七PMOS管PM3組成，所述第七PMOS管PM3的源極連接電源電壓VDD，所述第七PMOS管PM3的柵極連接所述第三PMOS管PMl的柵極，所述第七PMOS管PM3的漏極輸出所述第二電流路的導(dǎo)通電流。
[0076]所述第三電流路徑由第五NMOS管匪2組成，所述第五NMOS管NM2的源極接地GND，所述第五NMOS管匪2的柵極連接所述第二 NMOS管匪O的柵極，所述第五匪OS管匪2的漏極輸出所述第三電流路的導(dǎo)通電流。
[0077]所述第五匪OS管匪2和所述第二NMOS管匪O的溝道的寬長(zhǎng)比的比值為1:1。所述第三PMOS管PMl、所述第六PMOS管PM2和所述第七PMOS管PM3和的溝道的寬長(zhǎng)比的比值為1:1:N，N為大于等于2的整數(shù)。
[0078]所述第一 PMOS管PM4的漏極和兩個(gè)串聯(lián)的反相器INVO和INVl連接，所述第一 PMOS管PM4的漏極通過(guò)兩個(gè)所述反相器INVO和INVl的反相后輸出所述復(fù)位信號(hào)RSTB。
[0079]所述第一匪OS管匪3由一個(gè)匪OS管組成或由多個(gè)NMOS管并聯(lián)形成；所述第一 PMOS管PM4由一個(gè)PMOS管組成或由多個(gè)PMOS管并聯(lián)形成。通過(guò)調(diào)節(jié)所述第一NMOS管匪3的寬長(zhǎng)比或個(gè)數(shù)或所述第一 PMOS管PM4的寬長(zhǎng)比或個(gè)數(shù)調(diào)節(jié)所述翻轉(zhuǎn)電壓。
[0080]如圖4所示，是本發(fā)明實(shí)施例上電復(fù)位電路的上下電時(shí)序圖，其中曲線101為電源電壓VDD的變化曲線，曲線102為復(fù)位信號(hào)RSTB的變化曲線，本發(fā)明實(shí)施例電路的原理為:當(dāng)電源電壓VDD上電時(shí)，電流產(chǎn)生電路產(chǎn)生電流I 1，I l = (Vgs_NM0-Vgs_NMl)/R0，其中Vgs_匪O為第二 NMOS管匪O的柵源電壓，Vgs_NMl為第三NMOS管匪I的柵源電壓，RO為第一電阻RO的值；當(dāng)電源電壓VDD低于VgsJM3+Vgs_PM4時(shí)第一PMOS管PM4關(guān)閉，其中Vgs_NM3為第一匪OS管匪O的柵源電壓，Vgs_PM4為第一 PMOS管PM4的柵源電壓，而由于第五NMOS管匪2是導(dǎo)通的，故第五NMOS管匪2會(huì)把節(jié)點(diǎn)NETl拉低，此時(shí)復(fù)位信號(hào)RSTB為低電平；
[0081 ] 當(dāng)電源電壓VDD上升到Vgs_NM3+Vgs_PM4時(shí)，第一PMOS管PM4導(dǎo)通，由于第七PMOS管PM3鏡像的電流大于第五NMOS管匪2鏡像的電流，節(jié)點(diǎn)NETl被拉高，此時(shí)復(fù)位信號(hào)RSTB為跟隨電源電壓VDD變化的高電平信號(hào)。
[0082]如圖4中，點(diǎn) MO的坐標(biāo)為(4.72ms，943.9mV), 943.9mV 對(duì)應(yīng)于 Vgs_NM3+Vgs_PM4 在上下電過(guò)程中的值，在O到4.7 2ms之間的上電過(guò)程中，復(fù)位信號(hào)RSTB為低電平;在電源電壓VDD大于943.9mV直至上升到最大值的過(guò)程中，復(fù)位信號(hào)RSTB為跟隨電源電壓VDD的變化的高電平即此時(shí)曲線101和102重合。
[0083]在從電源電壓VD D的最大值開(kāi)始下電的過(guò)程中，點(diǎn)MI的坐標(biāo)為(I 5.5 8 m s，884.3mV)，當(dāng)電源電壓VDD下降到小于884.3mV時(shí)，884.3m V對(duì)應(yīng)于Vgs_NM3+Vgs_PM4在下電過(guò)程中的值，當(dāng)時(shí)間小于15.58ms時(shí)，復(fù)位信號(hào)RSTB為跟隨電源電壓VDD的變化的高電平；當(dāng)時(shí)間大于15.58ms時(shí)，在復(fù)位信號(hào)RSTB為低電平。
[0084]綜上，在電源電壓VDD上電過(guò)程中會(huì)產(chǎn)生低電平復(fù)位信號(hào)RSTB，該復(fù)位信號(hào)RSTB的翻轉(zhuǎn)電壓為Vgs_NM3+Vgs_PM4，可調(diào)整第一 NMOS管NM3和第一 PMOS管PM4的寬長(zhǎng)比或個(gè)數(shù)來(lái)調(diào)整該復(fù)位電壓，同時(shí)可實(shí)現(xiàn)工藝跟隨。
[0085]以上通過(guò)具體實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)的說(shuō)明，但這些并非構(gòu)成對(duì)本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領(lǐng)域的技術(shù)人員還可做出許多變形和改進(jìn)，這些也應(yīng)視為本發(fā)明的保護(hù)范圍。
【主權(quán)項(xiàng)】
1.一種上電復(fù)位電路，其特征在于，包括: 第一 NMOS管和第一 PMOS管； 所述第一 NMOS管的源極接地，所述第一 NMOS管的柵極和漏極以及所述第一 PMOS管的柵極連接在一起且通過(guò)第一電流路徑連接到電源電壓； 所述第一 PMOS管的源極通過(guò)第二電流路徑連接到電源電壓； 所述第一 PMOS管的漏極通過(guò)第三電流路徑接地;所述第一 PMOS管的漏極輸出復(fù)位信號(hào)； 所述第三電流路徑的導(dǎo)通電流小于所述第二電流路徑的導(dǎo)通電流； 所述第一 PMOS管的源極到地之間的電壓差為所述第一匪OS管的柵源電壓和所述第一PMOS管的柵源電壓的疊加，所述第一 NMOS管的柵源電壓和所述第一 PMOS管的柵源電壓的和形成翻轉(zhuǎn)電壓； 在上下電過(guò)程中，所述第一電流路徑和所述第三電流路徑都導(dǎo)通，當(dāng)所述電源電壓小于所述翻轉(zhuǎn)電壓時(shí)，所述第二電流路徑截止，所述第一PMOS管的漏極電壓通過(guò)所述第三電流路徑拉低從而使所述復(fù)位信號(hào)為低電平；當(dāng)所述電源電壓大于所述翻轉(zhuǎn)電壓時(shí)，所述第二電流路徑導(dǎo)通，所述第三電流路徑和所述第二電流路徑的導(dǎo)通電流進(jìn)行比較而使所述第一 PMOS管的漏極電壓拉升到電源電壓的值并輸出隨電源電壓變化的所述復(fù)位信號(hào)。2.如權(quán)利要求1所述的上電復(fù)位電路，其特征在于，還包括: 電流產(chǎn)生電路，所述電流產(chǎn)生電路在上電時(shí)提供工作電流，所述第一電流路徑、所述第二電流路徑和所述第三電流路徑的導(dǎo)通電流都通過(guò)所述電流產(chǎn)生電路提供的工作電流鏡像得到。3.如權(quán)利要求1所述的上電復(fù)位電路，其特征在于，還包括:啟動(dòng)電路，用于在上電時(shí)為所述電流產(chǎn)生電路提供啟動(dòng)電流。4.如權(quán)利要求2所述的上電復(fù)位電路，其特征在于，所述電流產(chǎn)生電路包括:第二匪OS管、第三NMOS管、第二 PMOS管、第三PMOS管和第一電阻； 所述第二 PMOS管的源極和所述第三PMOS管的源極連接電源電壓； 所述第二 PMOS管的柵極和所述第三PMOS管的柵極連接在一起； 所述第二 PMOS管的漏極連接所述第二 NMOS管的漏極； 所述第三PMOS管的漏極連接所述第三NMOS管的漏極； 所述第二 NMOS管的柵極和所述第三NMOS管的柵極連接在一起； 所述第二 NMOS管的源極接地，所述第三NMOS管的源極通過(guò)所述第一電阻接地； 所述電流產(chǎn)生電路的所述第三NMOS管所在路徑的電流由所述第二 NMOS管的柵源電壓和所述第三NMOS管的柵源電壓的差值除以所述第一電阻決定。5.如權(quán)利要求4所述的上電復(fù)位電路，其特征在于，還包括:啟動(dòng)電路，用于在上電時(shí)為所述電流產(chǎn)生電路提供啟動(dòng)電流。6.如權(quán)利要求6所述的上電復(fù)位電路，其特征在于，所述啟動(dòng)電路包括: 第四NMOS管、第四PMOS管和第五PMOS管； 所述第四PMOS管的源極和所述第五PMOS管的源極都連接所述電源電壓； 所述第四PMOS管的柵極連接所述第二 PMOS管的柵極； 所述第四PMOS管的漏極、所述第五PMOS管的柵極和所述第四匪OS管的柵極連接在一 起； 所述第四NMOS管的源極和漏極都接地； 所述第五PMOS管的漏極連接所述第二匪OS管的漏極，在上下電過(guò)程中，所述第五PMOS管導(dǎo)通并提供啟動(dòng)電流到所述第二NMOS管的漏極;所述電流產(chǎn)生電路啟動(dòng)后，所述第四NMOS管組成的電容通過(guò)所述第四PMOS管的導(dǎo)通電流充電直至使所述第五PMOS管截止。7.如權(quán)利要求4或5或6所述的上電復(fù)位電路，其特征在于:所述第一電流路徑由第六PMOS管組成，所述第六PMOS管的源極連接電源電壓，所述第六PMOS管的柵極連接所述第三PMOS管的柵極，所述第六PMOS管的漏極輸出所述第一電流路的導(dǎo)通電流。8.如權(quán)利要求7所述的上電復(fù)位電路，其特征在于:所述第六PMOS管和所述第三PMOS管的溝道的寬長(zhǎng)比的比值為1:1。9.如權(quán)利要求4或5或6所述的上電復(fù)位電路，其特征在于:所述第二電流路徑由第七PMOS管組成，所述第七PMOS管的源極連接電源電壓，所述第七PMOS管的柵極連接所述第三PMOS管的柵極，所述第七PMOS管的漏極輸出所述第二電流路的導(dǎo)通電流。10.如權(quán)利要求9所述的上電復(fù)位電路，其特征在于:所述第七PMOS管和所述第三PMOS管的溝道的寬長(zhǎng)比的比值為N:1，N為大于等于2的整數(shù)。11.如權(quán)利要求4或5或6所述的上電復(fù)位電路，其特征在于:所述第三電流路徑由第五WOS管組成，所述第五匪OS管的源極接地，所述第五匪OS管的柵極連接所述第二匪OS管的柵極，所述第五NMOS管的漏極輸出所述第三電流路的導(dǎo)通電流。12.如權(quán)利要求11所述的上電復(fù)位電路，其特征在于:所述第五匪OS管和所述第二WOS管的溝道的寬長(zhǎng)比的比值為1:1。13.如權(quán)利要求1所述的上電復(fù)位電路，其特征在于:所述第一PMOS管的漏極和兩個(gè)串聯(lián)的反相器連接，所述第一 PMOS管的漏極通過(guò)兩個(gè)所述反相器的反相后輸出所述復(fù)位信號(hào)。14.如權(quán)利要求1所述的上電復(fù)位電路，其特征在于:所述第一匪OS管由一個(gè)匪OS管組成或由多個(gè)匪OS管并聯(lián)形成；所述第一PMOS管由一個(gè)PMOS管組成或由多個(gè)PMOS管并聯(lián)形成。15.如權(quán)利要求14所述的上電復(fù)位電路，其特征在于:通過(guò)調(diào)節(jié)所述第一NMOS管的寬長(zhǎng)比或個(gè)數(shù)或所述第一 PMOS管的寬長(zhǎng)比或個(gè)數(shù)調(diào)節(jié)所述翻轉(zhuǎn)電壓。
【文檔編號(hào)】H03K17/22GK106027006SQ201610330481
【公開(kāi)日】2016年10月12日
【申請(qǐng)日】2016年5月18日
【發(fā)明人】周寧
【申請(qǐng)人】上海華虹宏力半導(dǎo)體制造有限公司