增強(qiáng)雜散抑制的捷變頻頻率合成器的制造方法
【專利摘要】本發(fā)明公開了一種增強(qiáng)雜散抑制的捷變頻頻率合成器，包括晶振、點(diǎn)頻源、DDS單元、FPGA單元和N級倍頻單元，N為預(yù)設(shè)倍頻次數(shù)，點(diǎn)頻源用于根據(jù)FPGA單元提供的頻點(diǎn)控制參數(shù)將晶振輸出的固定頻率信號轉(zhuǎn)換成點(diǎn)頻信號；DDS單元用于根據(jù)FPGA單元提供的頻率控制參數(shù)將點(diǎn)頻信號轉(zhuǎn)換成DDS信號，每一級倍頻單元包括一分二功分器和混頻器，一分二功分器用于將輸入的信號分成第一分路信號和第二分路信號；混頻器用于將第一分路信號作為輸入信號，將第二分路信號作為本振信號，并對第一分路信號和第二分路信號進(jìn)行混頻后輸出倍頻信號；其中，DDS信號從第一級倍頻單元輸入。本發(fā)明能夠降低信號的雜散惡化程度，進(jìn)而增強(qiáng)雜散抑制。
【專利說明】增強(qiáng)雜散抑制的捷變頻頻率合成器

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及頻率合成技術(shù)，尤其是一種增強(qiáng)雜散抑制的捷變頻頻率合成器。

【背景技術(shù)】
[0002]捷變頻(頻率捷變)頻率合成技術(shù)被廣泛運(yùn)用于現(xiàn)代通信系統(tǒng)和雷達(dá)系統(tǒng)中。其一般是通過DDS(Direct Digital Synthesizer,直接數(shù)字式頻率合成器)來實(shí)現(xiàn)的。雖然捷變頻頻率合成器采用DDS技術(shù)來實(shí)現(xiàn)頻率合成具有變頻速度快，頻率分辨率高，便于調(diào)制信號的實(shí)現(xiàn)等優(yōu)點(diǎn)。但是這種技術(shù)的缺點(diǎn)也很明顯，就是受DDS內(nèi)部DAC(Digital toAnalog Converter,數(shù)字模擬轉(zhuǎn)換器)的非線性等因素的影響，使得DDS輸出信號的雜散抑制程度不高。并且目前的DDS芯片只能直接輸出L波段的信號，如果需要輸出C波段或者S波段的信號，則需對DDS輸出的信號采用倍頻器進(jìn)行倍頻處理，而引入倍頻器又會進(jìn)一步惡化輸出信號的雜散抑制指標(biāo)。因此如何改善DDS輸出信號的雜散特性，是當(dāng)前研究的熱門問題。
[0003]如圖1所示，是現(xiàn)有技術(shù)一種捷變頻頻率合成器的框架示意圖。圖中,捷變頻頻率合成器包括晶振 11、點(diǎn)頻源 12、DDS 單元、FPGA (Field 一 Programmable Gate Array,現(xiàn)場可編程門陣列)單元14和倍頻器15。點(diǎn)頻源12根據(jù)FPGA單元14的控制將晶振11輸出的固定頻率信號轉(zhuǎn)換成點(diǎn)頻信號fT，DDS單元13根據(jù)FPGA單元14的控制將點(diǎn)頻信號fT轉(zhuǎn)換成DDS信號f。，倍頻器15對DDS信號進(jìn)行N倍頻，得到N倍DDS信號f。的倍頻信號。由于這里采用倍頻器15，對輸出信號的雜散抑制問題會變得尤為突出，這是因?yàn)閷π盘栠M(jìn)行倍頻處理會進(jìn)一步惡化信號的雜散抑制，理論上N倍頻過后，雜散抑制指標(biāo)會惡化201gN，比如當(dāng)N = 2時(shí)，雜散抑制指標(biāo)惡化6dB ;當(dāng)N = 4時(shí)，雜散抑制指標(biāo)惡化12dB。


【發(fā)明內(nèi)容】

[0004]本發(fā)明所要解決的技術(shù)問題是:針對上述存在的問題，提供一種增強(qiáng)雜散抑制的捷變頻頻率合成器，能夠降低信號的雜散惡化程度，進(jìn)而增強(qiáng)雜散抑制。
[0005]本發(fā)明采用的技術(shù)方案是:提供一種增強(qiáng)雜散抑制的捷變頻頻率合成器，包括晶振、點(diǎn)頻源、DDS單元、FPGA單元,所述點(diǎn)頻源用于根據(jù)所述FPGA單元提供的頻點(diǎn)控制參數(shù)將所述晶振輸出的固定頻率信號轉(zhuǎn)換成點(diǎn)頻信號；所述DDS單元用于根據(jù)所述FPGA單元提供的頻率控制參數(shù)將所述點(diǎn)頻信號轉(zhuǎn)換成DDS信號，所述捷變頻頻率合成器還包括N級倍頻單元，N為預(yù)設(shè)倍頻次數(shù)，每一級倍頻單元包括一分二功分器和混頻器，所述一分二功分器用于將輸入的信號分成第一分路信號和第二分路信號；所述混頻器用于將所述第一分路信號作為輸入信號，將所述第二分路信號作為本振信號，并對所述第一分路信號和所述第二分路信號進(jìn)行混頻后輸出倍頻信號；其中，所述DDS信號從第一級倍頻單元輸入。
[0006]優(yōu)選地，所述捷變頻頻率合成器還包括濾波單元，所述濾波單元接入在所述DDS單元和第一級倍頻單元之間，用于將所述DDS信號進(jìn)行濾波后輸入第一級倍頻單元。
[0007]優(yōu)選地，如果預(yù)設(shè)倍頻次數(shù)為一次，則第一級倍頻單元的混頻器輸出的倍頻信號為最終的倍頻信號。
[0008]優(yōu)選地，如果預(yù)設(shè)倍頻次數(shù)為至少兩次，則第一級倍頻單元的混頻器輸出的倍頻信號輸入至下一級倍頻單元。
[0009]綜上所述，由于采用了上述技術(shù)方案，本發(fā)明的有益效果是:通過一分二功分器將DDS的信號功分兩路，一路作為混頻器的輸入信號，一路作為混頻器的本振信號，由于無需采用倍頻器，從而能夠降低信號的雜散惡化程度，進(jìn)而增強(qiáng)雜散抑制，并且由于混頻器沒有引入外部的本振信號，可以簡化系統(tǒng)構(gòu)成，還可以使得輸出的信號頻率遠(yuǎn)離三階交調(diào)分量，方便后續(xù)濾除。

【專利附圖】

【附圖說明】
[0010]本發(fā)明將通過例子并參照附圖的方式說明，其中:
[0011]圖1是現(xiàn)有技術(shù)一種捷變頻頻率合成器的框架示意圖。
[0012]圖2是本發(fā)明一種實(shí)施例的捷變頻頻率合成器的框架示意圖。
[0013]圖3是本發(fā)明另一種實(shí)施例的捷變頻頻率合成器的框架示意圖。

【具體實(shí)施方式】
[0014]本說明書中公開的所有特征，或公開的所有方法或過程中的步驟，除了互相排斥的特征和/或步驟以外，均可以以任何方式組合。
[0015]本說明書中公開的任一特征，除非特別敘述，均可被其他等效或具有類似目的的替代特征加以替換。即，除非特別敘述，每個(gè)特征只是一系列等效或類似特征中的一個(gè)例子而已。
[0016]本發(fā)明提供的增強(qiáng)雜散抑制的捷變頻頻率合成器包括晶振、點(diǎn)頻源、DDS單元、FPGA單元和N級倍頻單元，其中，N為預(yù)設(shè)倍頻次數(shù)。點(diǎn)頻源用于根據(jù)FPGA單元提供的頻點(diǎn)控制參數(shù)將晶振輸出的固定頻率信號轉(zhuǎn)換成點(diǎn)頻信號；DDS單元用于根據(jù)FPGA單元提供的頻率控制參數(shù)將點(diǎn)頻信號轉(zhuǎn)換成DDS信號。N級倍頻單元中的每一級倍頻單元均包括一分二功分器和混頻器，一分二功分器用于將輸入的信號分成第一分路信號和第二分路信號；混頻器用于將第一分路信號作為輸入信號，將第二分路信號作為本振信號，并對第一分路信號和第二分路信號進(jìn)行混頻后輸出倍頻信號。DDS信號從第一級倍頻單元輸入。由于倍頻單元沒有采用倍頻器，而是采用混頻器，從而可以避免造成因?qū)π盘柋额l處理而造成的雜散抑制指標(biāo)惡化，也就達(dá)到降低信號的雜散惡化程度，進(jìn)而增強(qiáng)雜散抑制的目的。并且，本發(fā)明雖然采用混頻器，但是不會帶來外部的本振信號，而是采用一分二功分器的功分信號作為本振信號，因此在降低雜散抑制惡化程度的同時(shí)，又不會明顯增加系統(tǒng)的復(fù)雜程度，特別地，混頻器產(chǎn)生的三階交調(diào)分量會遠(yuǎn)離最終輸出的頻率，可以方便后續(xù)濾除。
[0017]需要指出的是，預(yù)設(shè)倍頻次數(shù)與倍頻系數(shù)有關(guān)，如果需要2倍頻，那么N為1，需要4倍頻，N為2，需要8倍頻，N為3，以此類推。下面將以倍頻系數(shù)為2和4對本發(fā)明的捷變頻頻率合成器進(jìn)行說明。
[0018]如圖2所示，是本發(fā)明一種實(shí)施例的捷變頻頻率合成器的框架示意圖。本實(shí)施例中的倍頻系數(shù)為2。捷變頻頻率合成器包括晶振21、點(diǎn)頻源22、DDS單元23、FPG單元24和倍頻單元26。
[0019]點(diǎn)頻源22用于根據(jù)FPGA單元24提供的頻點(diǎn)控制參數(shù)將晶振21輸出的固定頻率信號轉(zhuǎn)換成點(diǎn)頻信號fT。DDS單元23用于根據(jù)FPGA單元24提供的頻率控制參數(shù)將點(diǎn)頻信號fT轉(zhuǎn)換成DDS信號f。。晶振21可以是內(nèi)部的晶振或者是外部的晶振。
[0020]由于倍頻系數(shù)為2，所以預(yù)設(shè)倍頻次數(shù)為一次，則倍頻單元26為I個(gè)，也就是說倍頻單元26為第一級倍頻單元，混頻器262輸出的倍頻信號2f。為最終的倍頻信號。一分二功分器261用于將輸入的信號分成第一分路信號和第二分路信號；混頻器262用于將第一分路信號作為輸入信號，將第二分路信號作為本振信號，并對第一分路信號和第二分路信號進(jìn)行混頻后輸出倍頻信號2f。。其中，輸入一分二功分器261的信號為DDS信號f。。第一分路信號和第二分路信號為相同的信號，均為f。。
[0021]由于混頻器262的輸入信號與本振信號為一分二功分器261產(chǎn)生的兩路相同信號，根據(jù)混頻的特性，混頻器262輸出信號的雜散相比于輸入信號只惡化3dB。因此，相比于傳統(tǒng)的采用倍頻器的2倍頻電路，本實(shí)施例的雜散抑制指標(biāo)可以提升3dB。
[0022]可選地，捷變頻頻率合成器還包括濾波單元25，濾波單元25接入在DDS單元23和倍頻單元26之間，用于將DDS信號f。進(jìn)行濾波后輸入倍頻單元26。
[0023]如圖3所示，是本發(fā)明一種實(shí)施例的捷變頻頻率合成器的框架示意圖。本實(shí)施例中的倍頻系數(shù)為4。捷變頻頻率合成器包括晶振31、點(diǎn)頻源32、DDS單元33、FPG單元34、倍頻單元36和倍頻單元37。
[0024]點(diǎn)頻源32用于根據(jù)FPGA單元34提供的頻點(diǎn)控制參數(shù)將晶振21輸出的固定頻率信號轉(zhuǎn)換成點(diǎn)頻信號fT。DDS單元33用于根據(jù)FPGA單元34提供的頻率控制參數(shù)將點(diǎn)頻信號fT轉(zhuǎn)換成DDS信號f。。晶振31可以是內(nèi)部的晶振或者是外部的晶振。
[0025]由于倍頻系數(shù)為4，所以預(yù)設(shè)倍頻次數(shù)為二次，則倍頻單元為兩個(gè)，倍頻單元36和倍頻單元37級聯(lián)，且倍頻單元36為第一級倍頻單元?；祛l器372輸出的倍頻信號2f。為最終的倍頻信號。一分二功分器361和371用于將輸入的信號分成第一分路信號和第二分路信號；混頻器362和372用于將第一分路信號作為輸入信號，將第二分路信號作為本振信號，并對第一分路信號和第二分路信號進(jìn)行混頻后輸出倍頻信號。其中，輸入一分二功分器361的信號為DDS信號f。，輸入一分二功分器371的信號為混頻器362輸出的倍頻信號2f。。一分二功分器361輸出的第一分路信號和第二分路信號為相同的信號,均為f。。一分二功分器371輸出的第一分路信號和第二分路信號為相同的信號，均為2f。。
[0026]如前述實(shí)施例所述，根據(jù)混頻的特性，混頻器362輸出信號的雜散相比于輸入信號只惡化3dB。因此，相比于傳統(tǒng)的4倍頻電路，本實(shí)施例的雜散抑制指標(biāo)可以提升6dB，其中，倍頻單元36和倍頻單元37各提升3dB，總共提升6dB的雜散抑制。
[0027]可選地，捷變頻頻率合成器還包括濾波單元35，濾波單元35接入在DDS單元33和倍頻單元36之間，用于將DDS信號f。進(jìn)行濾波后輸入倍頻單元36
[0028]本發(fā)明并不局限于前述的【具體實(shí)施方式】。本發(fā)明擴(kuò)展到任何在本說明書中披露的新特征或任何新的組合，以及披露的任一新的方法或過程的步驟或任何新的組合。
【權(quán)利要求】
1.一種增強(qiáng)雜散抑制的捷變頻頻率合成器，包括晶振、點(diǎn)頻源、DDS單元、FPGA單元，所述點(diǎn)頻源用于根據(jù)所述FPGA單元提供的頻點(diǎn)控制參數(shù)將所述晶振輸出的固定頻率信號轉(zhuǎn)換成點(diǎn)頻信號；所述DDS單元用于根據(jù)所述FPGA單元提供的頻率控制參數(shù)將所述點(diǎn)頻信號轉(zhuǎn)換成DDS信號，其特征在于，所述捷變頻頻率合成器還包括N級倍頻單元，N為預(yù)設(shè)倍頻次數(shù)，每一級倍頻單元包括一分二功分器和混頻器，所述一分二功分器用于將輸入的信號分成第一分路信號和第二分路信號；所述混頻器用于將所述第一分路信號作為輸入信號，將所述第二分路信號作為本振信號，并對所述第一分路信號和所述第二分路信號進(jìn)行混頻后輸出倍頻信號；其中，所述DDS信號從第一級倍頻單元輸入。
2.根據(jù)權(quán)利要求1所述的捷變頻頻率合成器，其特征在于，所述捷變頻頻率合成器還包括濾波單元，所述濾波單元接入在所述DDS單元和第一級倍頻單元之間，用于將所述DDS信號進(jìn)行濾波后輸入第一級倍頻單元。
3.根據(jù)權(quán)利要求1所述的捷變頻頻率合成器，其特征在于，如果預(yù)設(shè)倍頻次數(shù)為一次，則第一級倍頻單元的混頻器輸出的倍頻信號為最終的倍頻信號。
4.根據(jù)權(quán)利要求1所述的捷變頻頻率合成器，其特征在于，如果預(yù)設(shè)倍頻次數(shù)為至少兩次，則第一級倍頻單元的混頻器輸出的倍頻信號輸入至下一級倍頻單元。
【文檔編號】H03L7/16GK104202046SQ201410472288
【公開日】2014年12月10日 申請日期:2014年9月17日 優(yōu)先權(quán)日:2014年9月17日
【發(fā)明者】孫敏, 宋燁曦, 杜仕雄 申請人:四川九洲電器集團(tuán)有限責(zé)任公司