一種用于雜散抑制的分頻比調(diào)制器的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于信號(hào)源領(lǐng)域，涉及一種用于雜散抑制的分頻比調(diào)制器。
【背景技術(shù)】
[0002]隨著現(xiàn)代雷達(dá)和無(wú)線電通信技術(shù)等的發(fā)展，各種電子設(shè)備對(duì)其內(nèi)部應(yīng)用或系統(tǒng)測(cè)試使用的頻率合成器不斷提出更高的要求，其中重要的一點(diǎn)就是要有極高的頻率分辨率和優(yōu)良的相位噪聲。如用于計(jì)量定標(biāo)的高性能合成信號(hào)發(fā)生器通常就要求其頻率合成器的輸出頻率分辨率達(dá)到赫茲量級(jí)甚至更高。為滿足系統(tǒng)對(duì)高頻率分辨率低噪聲的要求，小數(shù)頻率合成技術(shù)近年來(lái)得到了很多應(yīng)用。然而由于對(duì)環(huán)路反饋分頻比的控制，必然會(huì)產(chǎn)生相位擾動(dòng)和寄生信號(hào)，帶來(lái)嚴(yán)重的小數(shù)雜散。其中，Σ-Δ調(diào)制技術(shù)具有抑制雜散和相位噪聲的能力。但是從國(guó)外推出的小數(shù)頻率合成器集成芯片的技術(shù)指標(biāo)來(lái)看，其頻率分辨率、相位噪聲和雜散抑制等都難以滿足高品質(zhì)信號(hào)源的要求。鎖相式小數(shù)分頻頻率合成器以在同樣的參考頻率下實(shí)現(xiàn)更高的頻率分辨率的優(yōu)點(diǎn)逐漸取代了傳統(tǒng)的整數(shù)分頻頻率合成器。然而在現(xiàn)有的技術(shù)條件下，還無(wú)法實(shí)現(xiàn)小數(shù)分頻，只能用可變整數(shù)分頻器采用一種平均的方法來(lái)實(shí)現(xiàn)小數(shù)分頻的功能。但這種平均式小數(shù)分頻器本身存在一定缺陷:當(dāng)環(huán)路鎖定時(shí)，輸入到鑒相器兩端信號(hào)的頻率之間存在一定的相位差，然而這個(gè)相位差會(huì)隨著時(shí)間不斷的積累，當(dāng)相位差正好為2 時(shí)，會(huì)進(jìn)入另外一個(gè)循環(huán)周期，由于相位誤差信號(hào)是一個(gè)周期的階梯型電壓，其中的低頻分量不受環(huán)路濾波器的影響直接調(diào)制在VCO上，使得VCO輸出信號(hào)產(chǎn)生很大雜散。
[0003]Σ -Δ調(diào)制技術(shù)類似于一種抖動(dòng)技術(shù)，通過(guò)控制分頻器的分頻比，打亂控制序列原有的周期性，從而達(dá)到消除雜散的目的，同時(shí)具有噪聲整形的能力，能通過(guò)過(guò)采樣將低頻噪聲能量推移到高頻，使得頻率合成器帶內(nèi)相位噪聲大大降低。目前小數(shù)分頻調(diào)制采用ASIC芯片和基于FPGA的Σ-Δ調(diào)制器的傳統(tǒng)的技術(shù)方案如圖1所示。其中，EFM為誤差反饋調(diào)制器，Z1為延遲單元。然而，上述傳統(tǒng)的技術(shù)方案存在如下問(wèn)題:(I)、目前Σ-Λ調(diào)制器多采用ASIC芯片，設(shè)計(jì)周期長(zhǎng)，成本高，小數(shù)頻率精度不高，功能單一，無(wú)法進(jìn)行調(diào)頻調(diào)相等功能；(2)基于FPGA的Σ -Δ調(diào)制器由于內(nèi)部時(shí)鐘抖動(dòng)和電路延遲等原因，輸出分頻比存在不穩(wěn)定狀態(tài)，造成輸出信號(hào)雜散和相位噪聲惡化，無(wú)法發(fā)揮出調(diào)制器全部的功能。

【發(fā)明內(nèi)容】

[0004]針對(duì)現(xiàn)有技術(shù)中存在的上述技術(shù)問(wèn)題，本發(fā)明提出了一種用于雜散抑制的分頻比調(diào)制器，其采用如下技術(shù)方案:
[0005]一種用于雜散抑制的分頻比調(diào)制器，包括:
[0006]多級(jí)累加器和多個(gè)反饋寄存器，被配置為用于對(duì)輸入的小數(shù)頻率進(jìn)行累加；
[0007]多個(gè)緩沖寄存器，被配置為用于接收各級(jí)累加器的進(jìn)位；
[0008]誤差消除模塊，被配置為用于接收所述進(jìn)位，并在每個(gè)時(shí)鐘周期產(chǎn)生一個(gè)數(shù)據(jù)；
[0009]加法器一，被配置為用于將誤差消除模塊產(chǎn)生的數(shù)據(jù)與輸入的整數(shù)頻率運(yùn)算得到當(dāng)前時(shí)鐘周期輸入到分頻器的分頻比；
[0010]同步觸發(fā)器，被配置為用于接收所述分頻比并控制分頻器；
[0011]反饋寄存器、緩沖寄存器和誤差消除模塊由時(shí)鐘信號(hào)一驅(qū)動(dòng)，每個(gè)時(shí)鐘信號(hào)一對(duì)應(yīng)一個(gè)時(shí)鐘周期；同步觸發(fā)器由時(shí)鐘信號(hào)二驅(qū)動(dòng)，時(shí)鐘信號(hào)二的頻率為時(shí)鐘信號(hào)一的頻率2?4倍。
[0012]進(jìn)一步，所述累加器的級(jí)數(shù)與反饋寄存器的個(gè)數(shù)相同，且等于小數(shù)部分的位數(shù)。
[0013]進(jìn)一步，所述累加器的級(jí)數(shù)為3級(jí)或4級(jí)。
[0014]進(jìn)一步，定義所述累加器的級(jí)數(shù)為N，N為正整數(shù)；輸入的小數(shù)頻率作為第I級(jí)累加器的一個(gè)輸入；第i級(jí)累加器的輸出一路作為第i+Ι級(jí)累加器的一個(gè)輸入，另一路經(jīng)過(guò)反饋寄存器反饋至第i級(jí)累加器的輸入端并作為該第i級(jí)累加器的另一個(gè)輸入，其中，I ^ i ^ N-1 ;第N級(jí)累加器的輸出通過(guò)反饋寄存器反饋至第N級(jí)累加器的輸入端并作為第N級(jí)累加器的另一個(gè)輸入。
[0015]進(jìn)一步，誤差消除模塊包括加法器二和延遲寄存器，各級(jí)累加器進(jìn)位信號(hào)的運(yùn)算在加法器二中完成，延遲寄存器為累加器的進(jìn)位信號(hào)提供一個(gè)時(shí)鐘周期延遲；定義所述累加器的級(jí)數(shù)為N，N為正整數(shù)；第i級(jí)誤差消除數(shù)據(jù)的產(chǎn)生，由第i級(jí)累加器的進(jìn)位信號(hào)加上第i+Ι級(jí)累加器的進(jìn)位信號(hào)，再減去第i+Ι級(jí)累加器進(jìn)位信號(hào)經(jīng)過(guò)一個(gè)時(shí)鐘周期延遲之后的信號(hào)得到；其中，I < i < N-1 ;第I級(jí)誤差消除數(shù)據(jù)與整數(shù)頻率矢量求和得到當(dāng)前時(shí)鐘周期輸入到分頻器的分頻比。
[0016]進(jìn)一步，時(shí)鐘信號(hào)一由分頻器產(chǎn)生；時(shí)鐘信號(hào)二為參考時(shí)鐘信號(hào)。
[0017]與現(xiàn)有技術(shù)相比，本發(fā)明具有如下優(yōu)點(diǎn):
[0018]1、本發(fā)明采用基于FPGA的Σ-Δ調(diào)制器，成本大大降低、周期降低、小數(shù)分頻精度和功能設(shè)計(jì)靈活，可添加調(diào)頻調(diào)相功能；2、本發(fā)明采用緩沖寄存器和分頻比輸出同步觸發(fā)器克服其缺點(diǎn)，減少了分頻比輸出的亞穩(wěn)態(tài)，減少了雜散和相位噪聲。
【附圖說(shuō)明】
[0019]圖1為現(xiàn)有技術(shù)中小數(shù)分頻調(diào)制器的電路結(jié)構(gòu)框圖；
[0020]圖2為本發(fā)明中一種用于雜散抑制的分頻比調(diào)制器的電路結(jié)構(gòu)框圖；
[0021]其中，1_累加器，2-反饋寄存器，3-緩沖寄存器，4-誤差消除模塊，5-加法器二，6-延遲寄存器，7-加法器一，8-同步觸發(fā)器。
【具體實(shí)施方式】
[0022]下面結(jié)合附圖以及【具體實(shí)施方式】對(duì)本發(fā)明作進(jìn)一步詳細(xì)說(shuō)明:
[0023]結(jié)合圖2所示，一種用于雜散抑制的分頻比調(diào)制器，包括:
[0024]多級(jí)累加器I和多個(gè)反饋寄存器2，被配置為用于對(duì)輸入的小數(shù)頻率進(jìn)行累加；
[0025]多個(gè)緩沖寄存器3，被配置為用于接收各級(jí)累加器I的進(jìn)位，實(shí)現(xiàn)累加器I的Ibit量化；
[0026]誤差消除模塊4，被配置為用于接收所述進(jìn)位，并在每個(gè)時(shí)鐘周期產(chǎn)生一個(gè)數(shù)據(jù)；
[0027]加法器一 7，被配置為用于將誤差消除模塊4產(chǎn)生的數(shù)據(jù)與輸入的整數(shù)頻率運(yùn)算得到當(dāng)前時(shí)鐘周期輸入到分頻器的分頻比；
[0028]同步觸發(fā)器8，被配置為用于接收所述分頻比并控制分頻器；
[0029]反饋寄存器2、緩沖寄存器3和誤差消除模塊4由時(shí)鐘信號(hào)一 CLKO驅(qū)動(dòng)，每個(gè)時(shí)鐘信號(hào)一 CLKO對(duì)應(yīng)一個(gè)時(shí)鐘周期；
[0030]同步觸發(fā)器