鎖相環(huán)中的雜散抑制的制作方法
【專利摘要】一種用于減小鎖相環(huán)中的雜散影響的裝置和方法，所述鎖相環(huán)具有一個Σ-Δ調(diào)制器和多個數(shù)字電路。所述裝置包含時鐘抖動電路，所述時鐘抖動電路耦合到所述Σ-Δ調(diào)制器和所述數(shù)字電路這些器件中的每一者。每個時鐘抖動電路經(jīng)配置以使相應(yīng)第一和第二時鐘輸入信號的側(cè)翼抖動，并針對所述Σ-Δ調(diào)制器和所述數(shù)字電路這些器件中每一者生成一個經(jīng)抖動的時鐘輸出信號。每個經(jīng)抖動的時鐘輸出信號的頻率與所述相應(yīng)第一和第二時鐘輸入信號的頻率一致，并且每個經(jīng)抖動的時鐘輸出信號與所述相應(yīng)第一和第二時鐘輸入信號之間存在相移并且所述相移不斷地改變。
【專利說明】鎖相環(huán)中的雜散抑制
【技術(shù)領(lǐng)域】
[0001]本發(fā)明大體涉及頻率控制器件，具體而言，涉及鎖相環(huán)(PLL)中的雜散抑制。
【背景技術(shù)】
[0002]如所屬領(lǐng)域所公知，鎖相環(huán)(PLL)電路應(yīng)用于需要電路同步的領(lǐng)域。在現(xiàn)代數(shù)字接收器中，鎖相環(huán)電路可以不通過硬接線方式來實施，而是可以作為軟件或者可以基于微處理器來實施。鎖相環(huán)一般包含三個基本組件。相位檢測器、環(huán)路濾波器以及壓控振蕩器。由于傳入信號與生成的信號會相對于彼此而改變，因此相位差或誤差被用作進(jìn)入環(huán)路濾波器的隨時間變化的信號。環(huán)路濾波器一般將鎖相環(huán)的響應(yīng)調(diào)節(jié)到誤差信號中的變化值。精心設(shè)計的鎖相環(huán)能夠跟蹤傳入信號的相位改變，但是不會對接收器中的噪聲過度敏感。
[0003]在許多應(yīng)用中，集成鎖相環(huán)的頻率輸出的純度是一個重要因素。用于數(shù)字邏輯電路中的時鐘可以通過寄生效應(yīng)和浪涌耦合到鎖相環(huán)的其他部分。這些干擾可能在鎖相環(huán)的輸出端處產(chǎn)生雜散音調(diào)(spurious tone)，在本文本中，雜散音調(diào)也稱作RF “雜散”。
[0004]雜散抑制一般通過仔細(xì)選擇環(huán)路帶寬、布局和信號路由等鎖相環(huán)參數(shù)來實現(xiàn)。還可以采用差分邏輯來減小功率或電壓供應(yīng)線上的波紋。雜散抑制還可以通過屏蔽來實現(xiàn)。然而，因屏蔽而產(chǎn)生的量或雜散抑制通常是極小的。減小環(huán)路帶寬并不是優(yōu)選的，因為減小帶寬可能延長鎖相環(huán)的鎖定時間并使得環(huán)路濾波器的并入更加困難。壓控振蕩器的噪聲貢獻(xiàn)也可能增大。
[0005]因此，需要提供一種系統(tǒng)，這種系統(tǒng)能抑制耦合引起的雜散并解決所確認(rèn)問題中的至少一些問題。

【發(fā)明內(nèi)容】

[0006]如本文本中所述，示例性實施例克服了本領(lǐng)域中已知的上述或其他缺點中的一個或多個缺點。
[0007]示例性實施例的一個方面涉及一種用于減小鎖相環(huán)中的雜散影響的裝置，所述鎖相環(huán)具有一個Σ-Λ調(diào)制器和多個數(shù)字電路。在一個實施例中，所述裝置包含時鐘抖動電路(clock dithering circuit),所述時鐘抖動電路稱合到所述Σ-Δ調(diào)制器和所述數(shù)字電路這些器件中的每一者。每個時鐘抖動電路經(jīng)配置以使相應(yīng)第一和第二時鐘輸入信號的側(cè)翼(flank)抖動，并針對所述Σ-Λ調(diào)制器和所述數(shù)字電路中的每一者生成一個經(jīng)抖動的時鐘輸出信號。每個經(jīng)抖動的時鐘輸出信號的頻率與所述相應(yīng)第一和第二時鐘輸入信號的頻率一致，并且每個經(jīng)抖動的時鐘輸出信號與所述相應(yīng)第一和第二時鐘輸入信號之間存在相移并且所述相移不斷地改變。
[0008]另一方面，示例性實施例涉及一種方法。在一個實施例中，所述方法包含在具有一個Σ-Λ調(diào)制器和多個數(shù)字邏輯電路的集成鎖相環(huán)中抑制頻率雜散生成，具體方式為，將時鐘輸入信號饋送到具有N個可控延遲單元的延遲線中。將所述時鐘輸入信號劃分成數(shù)目為M的一組離散相位。調(diào)整通過所述延遲線的所述時鐘輸入信號的總延遲，從而使M個離散相位的平均延遲成為所述時鐘輸入信號的周期的函數(shù)。從所述N個可控延遲單元中一者的輸出中選擇時鐘輸出信號，所述時鐘輸出信號相對于所述時鐘輸入信號發(fā)生相移。所述時鐘輸出信號的選擇不斷地改變相對于所述時鐘輸入信號的相位，所述時鐘輸出信號被提供給所述Σ-Λ調(diào)制器和所述數(shù)字邏輯電路。
[0009]通過參閱以下結(jié)合附圖考慮的詳細(xì)描述，可以清楚地了解示例性實施例的這些和其他方面以及優(yōu)點。但應(yīng)理解，附圖僅用于說明，并不作為對本發(fā)明范圍的界定，本發(fā)明的范圍應(yīng)參考隨附的權(quán)利要求書。此外，附圖未必按比例繪制，除非特別說明，否則附圖僅用于從概念上說明本文本中所述的結(jié)構(gòu)和過程。另外，可以使用具有合適尺寸、形狀或類型的任何元件或材料。
【專利附圖】

【附圖說明】
[0010]在附圖中:
[0011]圖1是現(xiàn)有技術(shù)的典型鎖相環(huán)架構(gòu)的塊圖。
[0012]圖2是將所揭示實施例的各方面并入的雜散抑制系統(tǒng)的塊圖。
[0013]圖3是將所揭示實施例的各方面并入的系統(tǒng)中用于抑制雜散的基于DLL的時鐘抖動電路的塊圖。
[0014]圖4是受DLL控制的延遲線的輸出的圖解。
[0015]圖5是將所揭示實施例的各方面并`入的系統(tǒng)的控制塊的塊圖。
[0016]圖6是將所揭示實施例的其他方面并入的系統(tǒng)的控制塊的塊圖。
【具體實施方式】
[0017]圖2圖示了用于減小鎖相環(huán)中的雜散影響的裝置的一個實施例，所述鎖相環(huán)具有Σ-Δ調(diào)制器和數(shù)字電路。時鐘抖動塊102經(jīng)配置以抖動參考時鐘輸入信號32的側(cè)翼并生成時鐘輸出信號26，其中每個時鐘輸出信號26的頻率與參考時鐘輸入32的頻率一致，并且其中每個參考時鐘輸入信號32與相應(yīng)時鐘輸出信號26之間存在相移并且所述相移隨機(jī)地改變。
[0018]圖1圖示了示例性現(xiàn)有技術(shù)鎖相環(huán)電路10的一個實施例。如圖1中所示，鎖相環(huán)電路10包含相位頻率檢測器(PFD) 12、電荷泵(CP) 14、低通濾波器(LPF) 16、壓控振蕩器(VCO) 18、分頻器20、Σ-Λ調(diào)制器(SDM) 22以及數(shù)字邏輯電路24。
[0019]圖1中的鎖相環(huán)電路10的基本操作為，將參考信號或時鐘信號32以及輸出信號26的導(dǎo)出信號輸入相位頻率檢測器12中，輸出信號26從壓控振蕩器18的輸出端沿著反饋環(huán)路27反饋到分頻器20。分頻器20的輸出28是相位頻率檢測器12的多個輸入中的一個輸入，另外還有參考時鐘信號32。相位頻率檢測器12將生成相位誤差信號34，相位誤差信號34大體上正比于參考時鐘信號32與輸出時鐘信號26之間的相位差。在圖1中的實例中，相位誤差信號34 —般為正“向上”信號或負(fù)“向下”信號，這取決于參考時鐘信號32的相位是領(lǐng)先于還是落后于來自壓控振蕩器18的已分頻相位信號28。根據(jù)相位差的量，相位誤差信號34將使得電荷泵14增大或減少在由低通濾波器16進(jìn)行濾波之后輸入到壓控振蕩器18的Vt.，直到各相位同步為止。
[0020]時鐘信號38被用于數(shù)字電路24中，而時鐘信號36提供Σ - △調(diào)制器22的時鐘信號。系統(tǒng)的各時鐘可能生成或產(chǎn)生不需要的雜散能量，所述不需要的雜散能量傳播或被率禹合到鎖相環(huán)10的電路中，在本文本中，所述不需要的雜散能量(undesired spuriousenergy)稱作“雜散能量(spur energy)”。由于系統(tǒng)時鐘速率或頻率下的數(shù)字處理而產(chǎn)生的電流沖擊能量可能上變頻到RF頻譜中，從而導(dǎo)致不可接受的RF雜散，所述RF雜散的頻率接近載波信號頻率。
[0021] 圖2圖示了器件100的一個實施例，器件100經(jīng)配置以減小生成的雜散能量，尤其是數(shù)字電路24和Σ-Λ調(diào)制器22所生成的雜散能量。在一個實施例中，如圖2中所示，時鐘抖動塊102、106分別被插入時鐘輸入信號36與Σ-Δ調(diào)制器22之間以及時鐘輸入信號38與數(shù)字電路24之間。盡管圖2中的實例所示為使用兩個分開的時鐘抖動塊102、106，但是在一個實施例中，時鐘抖動塊102、106可以并入單個時鐘抖動塊中，或包括單個時鐘抖動塊。時鐘抖動塊102、106 —般包括延遲鎖定環(huán)(DLL)電路。塊102、106中的每個延遲鎖定環(huán)電路分別經(jīng)配置以抖動時鐘輸入信號36、38的側(cè)翼,從而使相應(yīng)輸出時鐘信號104、108的頻率與時鐘輸入信號36、38的頻率一致。每個輸出時鐘信號104、108相對于相應(yīng)時鐘輸入信號36、38發(fā)生相移，并且相移不斷地以隨機(jī)方式發(fā)生改變。這樣產(chǎn)生了至少兩項有益作用。由于圖2中所示的鎖相環(huán)10中的許多組件都是側(cè)翼觸發(fā)的，例如，相位頻率檢測器12、電荷泵14以及分頻器20，因此這些器件對它們的相應(yīng)輸入信號的上升沿和下降沿期間所產(chǎn)生的干擾具有敏感性。當(dāng)Σ-Λ調(diào)制器22的時鐘側(cè)翼發(fā)生相移時，這些時鐘側(cè)翼會下落至超出它們對鎖相環(huán)100的這些組件產(chǎn)生最大影響的時刻。仍耦合在非側(cè)翼觸發(fā)塊中或耦合到非側(cè)翼觸發(fā)塊的干擾仍具有隨機(jī)改變的瞬時頻率。這使得所生成的雜散能量分散到大得多的頻率范圍內(nèi)，因而能將所生成的雜散能量有效地減小到一定水平，在該水平處，雜散能量不會使鎖相環(huán)電路產(chǎn)生問題。
[0022]圖3圖示了將所揭示實施例的各方面并入的延遲鎖定環(huán)(DLL)電路200的一個實施例。延遲鎖定環(huán)電路200對應(yīng)于時鐘抖動塊102、106中的每一者。延遲鎖定環(huán)電路200將時鐘輸入信號202的每個輸入時鐘周期劃分成數(shù)目為M的一組離散相位或離散級，例如，如圖4中所示。盡管圖2中的實例示出了兩個時鐘抖動塊102、106，但是圖3中的實例將針對可以應(yīng)用到時鐘抖動塊102、106中任一者中的單個延遲鎖定環(huán)電路200來描述。延遲鎖定環(huán)電路200 —般是雜散抑制電路。在一個實施例中，時鐘輸入信號202被饋送到延遲線204,延遲線204由一般標(biāo)識為205A-N的N個延遲單元組成。參考圖2,在一個實施例中，時鐘輸入信號202包括到達(dá)Σ-Λ調(diào)制器22的時鐘輸入信號36或到達(dá)數(shù)字電路24的時鐘輸入信號38。延遲線204所提供的延遲總量是可變的，并且由DLL控制塊208通過控制信號206來控制?？刂菩盘?06可以是數(shù)字控制字或者模擬電壓或電流。每個延遲單元205A-205N的輸出207A-207N分別耦合到控制塊208，其中控制塊208的各輸入被標(biāo)為屯、^2''' > dN。
[0023]控制塊208 —般經(jīng)配置以設(shè)定控制信號206，以使延遲線204的前M個級的平均延遲等于圖4a中所示的時鐘輸入信號202的一個周期。在一個替代實施例中，控制塊208經(jīng)配置以設(shè)定控制信號206，以使延遲線204的前M個級的平均延遲等于圖4b中所示的時鐘輸入202的半個周期。DLL電路200經(jīng)配置以將輸入時鐘信號202劃分成N個相位，以使這些相位中的至少一個相位發(fā)生在PLL100的所有沿觸發(fā)塊都未激活的時刻。
[0024]在一個實施例中，控制塊208經(jīng)配置以使用值M=N，以將時鐘輸入信號202劃分成固定數(shù)目個相位。在一個替代實施例中，控制塊208以隨機(jī)方式選擇數(shù)目M < N，以使時鐘輸入信號202所劃分成的相位具有隨機(jī)變化的數(shù)目。
[0025]在一個實施例中，控制塊208經(jīng)配置以按照不變的方式從輸出207A-207N中選擇一個輸出作為時鐘輸出210。在一個替代實施例中,控制塊208經(jīng)配置以按照隨機(jī)方式從輸出207A-207N中選擇一個輸出作為時鐘輸出210。
[0026]圖5圖示了圖3中的控制塊208的一個實施例，其中延遲線204包括多個數(shù)字控制延遲單元。在此實例中，圖3中的控制塊208包含N位多路復(fù)用器222和向上/向下計數(shù)器224。N位多路復(fù)用器222 f禹合到延遲單兀輸出屯、df (VpcIn中的每一者。最后一個延遲單元dN的輸出端221連接到計數(shù)器224的向上/向下控制輸入端221。如果整個延遲鏈204的延遲過短，如圖4a和圖4b中的沿402所示，那么控制輸入端221上的向上/向下信號較高并且計數(shù)器224將遞增計數(shù)，從而增大延遲。如果整個延遲鏈204的延遲信號過長，如圖4a和圖4b中的沿404所示，那么控制輸入端221上的向上/向下信號較低并且計數(shù)器224將遞減計數(shù)，從而減小延遲。控制信號206將進(jìn)入限制周期，從而使整個延遲線204的平均延遲成為一個輸入時鐘周期，而瞬時延遲將具有較小變化。
[0027]MUX222將圖3中的延遲單元輸出207A-207N中的一者路由到時鐘輸出210，這由相位選擇信號234來控制。相位選擇信號234經(jīng)選擇以避免時鐘輸出210的上升沿或下降沿與時鐘輸入202的上升沿或下降沿或者PLL100中的任何其他側(cè)翼重合。整個延遲線204中瞬時改變的延遲使得時鐘輸出210的側(cè)翼發(fā)生抖動。
[0028]圖6圖示了圖3中的控制塊208的一個替代實施例。在此實施例中，控制塊208包含兩個偽隨機(jī)位序列(PRBS)生成器404和406、另外的2位MUX402以及加法器408。MUX402借助于PRBS信號233以隨機(jī)方式在一個輸入時鐘周期中選擇延遲數(shù)目M。所選擇的信號403用于控制計數(shù)器224的向上/向下輸入。這樣能將額外的抖動加到輸出時鐘信號210上。
[0029]加法器408借助于PRBS信號407將偏移加到相位選擇信號234上。這樣能將額外的抖動加到時鐘輸出信號210上。
[0030]所揭示實施例的各方面有利地提供了較小、節(jié)能且主要為數(shù)字式的鎖相環(huán)電路，這種鎖相環(huán)電路更易于在集成電路中實施。除圖3中所示的延遲線204之外，延遲鎖定環(huán)電路200還可以在數(shù)字邏輯電路中實施。延遲鎖定環(huán)電路200只需要足夠強(qiáng)大以鎖定所有輸入頻率，這容易在維持低電流消耗時實現(xiàn)。圖5和圖6中所示的電路208中的大多數(shù)操作都可以得到配置，例如，相位選擇234、2位多路復(fù)用器402抖動以及N位多路復(fù)用器222抖動?？梢匀菀椎乩@過全部時鐘抖動，或者可以將圖3中的延遲線204設(shè)置成可以手動控制。這些是調(diào)試和可測試性的所有選項，這些選項使得電路200非常靈活且易于實施。偽隨機(jī)位序列生成器通常存在于Σ-Λ調(diào)制器22中，并且可以重新用于控制塊電路208中而性能卻沒有降低。
[0031]圖3中的延遲鎖定環(huán)電路200的額外益處在于，該電路可以輸出不同相位的若干時鐘，以使電源線噪聲可以分散到整個輸入時鐘周期。
[0032]盡管在本文本中，所揭示實施例的各方面大體是針對鎖相環(huán)來描述的，但是所揭示實施例的各方面并不限于此。在替代實施例中，所揭示實施例的延遲鎖定環(huán)電路可以在其他情況下實施，在所述情況中，問題在于來自數(shù)字邏輯電路和時鐘線的雜散音調(diào)和干擾。[0033]所揭示實施例的各方面大體用于抑制鎖相環(huán)中的雜散。延遲鎖定環(huán)電路在時鐘抖動塊中實施，并且用于減小源處的雜散能量?？刂茐K用于通過有利地減小源處的雜散能量來延遲時鐘輸入信號，從而使得對鎖相環(huán)敏感部分的屏蔽變得更加容易。有利地，所揭示實施例的延遲鎖定環(huán)電路是較小、節(jié)能的且主要為數(shù)字式，這種延遲鎖定環(huán)電路更易于在集成電路中實施。
[0034]因此，盡管上文已展示、描述并指出應(yīng)用于示例性實施例的本發(fā)明的基本新穎特征，但是應(yīng)理解，所屬領(lǐng)域的技術(shù)人員可以在不脫離本發(fā)明的精神的情況下，對所說明器件的形式和細(xì)節(jié)以及操作做出各種省略、取代和改變。例如，明確希望，以基本上相同的方式執(zhí)行基本上相同的功能以獲得相同結(jié)果的那些元件和/或方法步驟的所有組合，也在本發(fā)明的范圍之內(nèi)。此外，應(yīng)認(rèn)識到，結(jié)合所揭示的本發(fā)明的任何形式或?qū)嵤├M(jìn)行展示和/或描述的結(jié)構(gòu)和/或元件和/或方法步驟可以作為設(shè)計選擇的通用項并入到所揭示或描述或建議的其他任何形式或?qū)嵤├?。因此，本發(fā)明僅受限于隨附權(quán)利要求書所述的范圍。
【權(quán)利要求】
1.一種用于減小鎖相環(huán)電路中的雜散影響的裝置，其特征在于，所述裝置包括: 一個Σ-Λ調(diào)制器，其耦合到所述鎖相環(huán)電路； 多個數(shù)字電路，其耦合到所述Σ-Λ調(diào)制器； 一個時鐘抖動電路，其耦合到所述Σ-Λ調(diào)制器和所述數(shù)字電路這些器件中的每一者，每個時鐘抖動電路經(jīng)配置以使相應(yīng)第一和第二時鐘輸入信號的側(cè)翼抖動，并針對所述Σ-Δ調(diào)制器和所述數(shù)字電路這些器件中每一者生成一個經(jīng)抖動的時鐘輸出信號；并且 其中每個經(jīng)抖動的時鐘輸出信號的頻率與所述相應(yīng)第一和第二時鐘輸入信號的頻率一致，并且每個經(jīng)抖動的時鐘輸出信號與所述相應(yīng)第一和第二時鐘輸入信號之間存在相移并且所述相移不斷地改變。
2.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述時鐘抖動電路包括: 一條延遲線，其包括一個或多個可控延遲單元，所述延遲線經(jīng)配置以接收時鐘輸入信號，并且將所述時鐘輸入信號劃分成數(shù)目為M的一組離散相位。
3.根據(jù)權(quán)利要求2所述的裝置，其特征在于，所述時鐘抖動電路進(jìn)一步包括: 一個控制塊，其耦合到所述延遲線中每個可控延遲單元的輸出端和延遲控制輸入端，所述控制塊經(jīng)配置以調(diào)整所述延遲線的延遲，以使總數(shù)目為N的所述可控延遲單元中前M個相位的總延遲成為所述時鐘輸入信號的周期的函數(shù)。
4.根據(jù)權(quán)利要求3所述的裝置，其特征在于，所述控制塊包括: 一個多路復(fù)用器，其耦合到每個可控延遲單元的所述輸出端；以及 一個計數(shù)器，其耦合到所述延遲線中最后一個延遲單元的輸出端，所述計數(shù)器經(jīng)配置以基于所述最后一個延遲單元的輸出與所述時鐘輸入信號的周期比較而生成經(jīng)配置以增大或減小所述延遲的量的延遲控制信號。
5.根據(jù)權(quán)利要求3所述的裝置，其特征在于，所述控制塊經(jīng)配置以選擇M個離散相位的數(shù)目，所述數(shù)目是小于或等于延遲單元的所述總數(shù)目N的固定數(shù)目。
6.根據(jù)權(quán)利要求3所述的裝置，其特征在于，所述控制塊進(jìn)一步經(jīng)配置以選擇M個離散相位的數(shù)目，所述數(shù)目是小于或等于延遲單元的所述總數(shù)目N的隨機(jī)變化數(shù)目。
7.根據(jù)權(quán)利要求3所述的裝置，其特征在于，所述延遲線中所述前M個相位的所述總延遲基本上等于所述時鐘輸入信號的一個輸入時鐘周期。
8.根據(jù)權(quán)利要求3所述的裝置，其特征在于，所述延遲線中所述前M個相位的所述總延遲基本上等于輸入時鐘信號的半個輸入時鐘周期。
9.根據(jù)權(quán)利要求3所述的裝置，其特征在于，所述控制塊進(jìn)一步經(jīng)配置以選擇所述一個或多個可控延遲單元的輸出作為時鐘輸出信號。
10.根據(jù)權(quán)利要求9所述的裝置，其特征在于，所述控制塊經(jīng)配置以按照隨機(jī)的方式選擇所述一個或多個可控延遲單元中一者的輸出作為所述時鐘輸出信號。
11.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述時鐘抖動電路是延遲鎖定環(huán)電路。
12.一種用于在具有一個Σ-Λ調(diào)制器和多個數(shù)字邏輯電路的集成鎖相環(huán)中抑制頻率雜散生成的方法，其特征在于，所述方法包括: 將時鐘輸入信號饋送到具有N個可控延遲單元的延遲線中； 將所述時鐘輸入信號劃分成數(shù)目為M的一組離散相位； 調(diào)整通過所述延遲線的所述時鐘輸入信號的總延遲，其中所述M個離散相位的平均延遲是所述時鐘輸入信號的周期的函數(shù)； 從所述N個可控延遲單兀中一者的輸出中選擇時鐘輸出信號,所述時鐘輸出信號相對于所述時鐘輸入信號發(fā)生相移，所述時鐘輸出信號的選擇不斷地改變相對于所述時鐘輸入信號的所述相移，所述時鐘輸出信號被提供給所述Σ-Λ調(diào)制器和所述數(shù)字邏輯電路。
13.根據(jù)權(quán)利要求12所述的方法，其特征在于，所述延遲線所提供的所述總延遲等于所述時鐘輸入信號的半個周期。
14.根據(jù)權(quán)利要求12所述的方法，其特征在于，所述延遲線所提供的所述總延遲等于所述時鐘輸入信號的一個周期。
15.根據(jù)權(quán)利要求12所述的方法，其特征在于，進(jìn)一步包括: 將所述時鐘輸入信號的周期劃分成M個離散相位，其中M是固定的。
16.根據(jù)權(quán)利要求12所述的方法，其特征在于，進(jìn)一步包括: 將所述時鐘輸入信號的周期劃分成M個離散相位，其特征在于，M是隨機(jī)選擇的。
17.根據(jù)權(quán)利要求12所述的方法，其特征在于，進(jìn)一步包括: 選擇所述M個離散相位中一者的輸出作為輸出時鐘信號。
18.根據(jù)權(quán)利要求12所述的方法，其特征在于，進(jìn)一步包括: 隨機(jī)選擇所述M個離散相位中一者的輸出作為輸出時鐘信號。
19.根據(jù)權(quán)利要求12所`述的方法，其特征在于，包括:通過監(jiān)測所述延遲線中第M個離散相位的輸出來調(diào)整所述延遲線的所述總延遲；確定所述第M個離散相位的所述輸出是否對應(yīng)于所需延遲；以及根據(jù)所述第M個離散相位的所述輸出來增大或減小所述延遲線的所述總延遲。
20.根據(jù)權(quán)利要求12所述的方法，其特征在于，包括:使用相位選擇信號將所述可控延遲單元的所述輸出中的一者路由到所述時鐘輸出，所述相位選擇信號經(jīng)選擇以避免所述時鐘輸出信號的上升沿或下降沿分別與所述時鐘輸入信號的上升沿或下降沿重合或者與鎖相環(huán)電路中的任何其他信號重合。
【文檔編號】H03L7/197GK103493377SQ201180070285
【公開日】2014年1月1日 申請日期:2011年6月1日 優(yōu)先權(quán)日:2011年6月1日
【發(fā)明者】安德魯·甲庫伯 申請人:華為技術(shù)有限公司