專利名稱：一種4bit相位量化模數(shù)轉換器電路結構的制作方法
技術領域：
本發(fā)明涉及的是一種4bit相位量化模數(shù)轉換器(ADC)電路結構。屬于半導體集成電路設計技術領域
背景技術：
模數(shù)轉換器作為連接模擬信號與數(shù)字信號之間的橋梁，在現(xiàn)代電子設備中無處不在，且不可替代。傳統(tǒng)的模數(shù)轉換器(ADC)的數(shù)字化對象是模擬信號的幅度信息，如果將數(shù)字化對象變?yōu)槟M信號的相位信息，這種模數(shù)轉換器就被稱為相位量化ADC。相位量化ADC的優(yōu)勢在于在正交采樣技術的基礎上可大大減少比較器數(shù)量，降低系統(tǒng)復雜度，同時性能不受模擬信號幅度變化的影響，在系統(tǒng)應用中還可以直接實現(xiàn)數(shù)字的相位調(diào)制。所謂正交采樣技術，即將模擬輸入信號變換為兩路正交信號Ι/Q后再進行后續(xù)處理。精度為N bit的相位量化ADC要實現(xiàn)的功能是通過對Ι/Q的各種加權信號的不同組合兩兩比較，得到2N個等相位區(qū)間，每個區(qū)間寬度為(2π/2Ν)度，然后將它們量化輸出。簡單來說就是要得到2(Ν_1〉路與Ι/Q同頻率的且占空比為50%的方波，它們兩兩之間的相差為(2π/2Ν)度。精度越高，相位量化ADC的性能就越優(yōu)越。因此4bit相位ADC就應該實現(xiàn)如下功能:由正交信號Ι/Q得到8路兩兩相差22.5°的占空比為50%，且與Ι/Q同頻的方波。圖1所示為由4bit相位量化原理得到的8路方波以及它們由Ι/Q的各種加權信號兩兩組合的表達式。從圖中可以看出，4bit相位量化ADC的實現(xiàn)需要多達8種加權信號。如何簡便又精確地在電路中得到這些加權信號成為了 4bit相位量化ADC由理論轉為實現(xiàn)的瓶頸。

發(fā)明內(nèi)容
本發(fā)明提出的是一種4bit相位量化ADC的電路結構，其目的在于采用分壓及單端轉差分相結合的方法，可簡便得到4bit相位量化所需的所有加權信號，同時在比較器整列中加入冗余比較器從而提高整個電路的性能。本發(fā)明的技術解決方案:4bit相位量化ADC的電路結構，包括依次連接的輸入預放大單元、加權分壓網(wǎng)絡、單端轉差分放大單元、比較器陣列、LVDS輸出緩沖。本發(fā)明具有以下有益效果:1)本發(fā)明提供的4bit相位量化ADC結構，通過分壓及單端轉差分相結合的方法，簡便得到了實現(xiàn)4bit相位量化ADC功能所需要的所有Ι/Q加權信號，使4bit相位量化ADC實現(xiàn)成為可能。隨著精度的提升，相位量化ADC本身性能包括其所在應用系統(tǒng)的性能必然得到顯著提升；2)本發(fā)明提供的4bit相位量化ADC結構，通過增加冗余比較器的方法，避免了加權信號在進入比較器時幅度受不同負載情況影響而導致交點移位，進而相位區(qū)間失真的情況發(fā)生，進一步提到了 4bit相位量化ADC的性能；3)本發(fā)明提供的4bit相位量化ADC結構具有LVDS數(shù)字接口，方便進行后續(xù)數(shù)字處理。


圖1是根據(jù)4bit相位量化原理得到的8路方波及其表達式圖。圖2是本發(fā)明的電路結構系統(tǒng)框圖。圖3是基本的差分放大器電路圖。圖4是加權分壓網(wǎng)絡電路示意圖。圖5是加權信號與比較器陣列連接方法示意圖。圖6是信號負載不同導致相位區(qū)間失真的示意圖。圖1中的1-16表示相位區(qū)間，V1-V8是方波。
具體實施例方式本發(fā)明采用簡便的電阻分壓及單端轉差分方法得到4bit相位量化ADC所需的所有加權信號，便于整個電路的實現(xiàn)；并通過增加冗余比較器的方法進一步提高電路性能。如圖2所示，4bit相位量化ADC的電路結構系統(tǒng)的結構是由輸入預放大單元、力口權分壓網(wǎng)絡、單端轉差分放大單元、比較器陣列、LVDS輸出緩沖依次串接而成，同時還包括片上偏置電路用于為除加權分壓網(wǎng)絡之外的其它電路組成部分提供偏置。所述的輸入預放大單元是一個具有5dB左右增益的放大器，用于補償所述加權分壓網(wǎng)絡所帶來的幅度損耗。所述的加權分壓網(wǎng)絡是一個通過電阻分壓實現(xiàn)Ι/Q信號加權網(wǎng)絡，Ι/Q信號經(jīng)過所述加權分壓網(wǎng)絡后，就得到了實現(xiàn)4bit相位ADC所需的主要加權信號0.38I/Q和0.921/Q0所述的單端轉差分放大單元實現(xiàn)了將上述加權信號由單端轉變?yōu)椴罘?，得到實現(xiàn)4bit相位ADC所需的所有加權信號±0.38I/Q和±0.92I/Q。所述的比較器陣列用于將上述8種加權信號按照4bit相位ADC原理兩兩組合后進行電壓比較，得出8路兩兩相差22.5°并與Ι/Q同頻的方波。所述的比較器陣列中存在冗余部分，其作用是保證由所有加權信號的負載情況一致。所述的LVDS輸出緩沖用于將上述方波繼續(xù)整形并滿足LVDS標準輸出，便于后面的數(shù)字傳輸和處理。所述的片上偏置電路用于為除加權分壓網(wǎng)絡之外的其它電路組成部分提供偏置。上述中的輸入預放大單元、單端轉差分放大單元、比較器陣列和LVDS輸出緩沖均采用基本的差分放大器結構實現(xiàn)。對照附圖3，差分放大器電路的結構包括電阻R7、電阻R8、NM0S管MUNMOS管M2、NMOS管M3，其中電阻R7的一端與電阻R8的一端相接，電阻R7的另一端與NMOS管Ml的集電極相接，電阻R8的另一端與NMOS管M2的集電極相接，NMOS管Ml、NMOS管M2的發(fā)射極與NMOS管M3的集電極相接。對照圖4，其結構是電阻Rl —端和電阻R2 —端的串接點通過電容C3與電阻R5和電阻R6的串接點相接，電阻Rl的另一端通過電容C2與電阻R3和電阻R4的串接點相接。對照附圖5，比較器陣列包括A冗余比較器、B冗余比較器、C冗余比較器、D冗余比較器和A比較器、B比較器、C比較器、D比較器、E比較器、F比較器、G比較器、H比較器，其中:
A冗余比較器的一個信號輸入端連接加權信號+0.921、另一個輸入端連接加權信號-0.921 ；
B冗余比較器的一個信號輸入端連接加權信號+0.381、另一個信號輸入端連接加權信號 +0.92Q ；
C冗余比較器的一個信號輸入端連接加權信號-0.92Q、另一個信號輸入端連接加權信號-0.38Q ；
D冗余比較器的一個信號輸入端連接加權信號-0.381、另一個信號輸入端連接加權信號-0.38Q ；
A比較器正信號輸入端連接加權信號+0.921、負信號輸入端連接加權信號-0.921 ；
B比較器正信號輸入端連 接加權信號+0.38Q、負信號輸入端連接加權信號-0.921 ；
C比較器正信號輸入端連接加權信號+0.38Q、負信號輸入端連接加權信號-0.381 ；
D比較器正信號輸入端連接加權信號+0.381、負信號輸入端連接加權信號-0.92Q ；
E比較器正信號輸入端連接加權信號+0.92Q、負信號輸入端連接加權信號-0.92Q ；
F比較器正信號輸入端連接加權信號+0.92Q、負信號輸入端連接加權信號+0.381 ；
G比較器正信號輸入端連接加權信號-0.381、負信號輸入端連接加權信號-0.38Q ；
H比較器正信號輸入端連接加權信號+0.38Q、負信號輸入端連接加權信號+0.921。工作時，
Ι/Q信號首先會進入各自的預放大單元進行放大，得到5dB左右的增益用以補償后級加權分壓網(wǎng)絡中的幅度損耗，這樣做的好處是ADC將會獲得更低的動態(tài)范圍下限。電路結構如圖3所示，為基本的差分放大器結構。雖然是差分放大器，但在這一級使用單進單出工作模式。預放大后的Ι/Q將會進入各自的加權分壓網(wǎng)絡，電路結構如圖4所示。下面以Q為例介紹其工作原理。電容Cl，C2, C3用來隔直，兩個串連電阻Rl和R2分壓，具有衰減器的作用；由于(R1+R2) /Rl=0.92/0.38，又為了獲得良好的匹配，所以電阻Rl+電阻R2=50 Ω，因此可得到電阻Rl ^ 29.3Ω，電阻R2&20.7Ω ;電阻R3 電阻R6用來為后級提供直流工作點，一般為ΚΩ量級。Ι/Q分別經(jīng)過各自的加權分壓網(wǎng)絡后就得到了 0.92I/Q和0.381/Q0上述中的四路信號分別進入單端轉差分放大單元，它由兩個基本的差分放大器級聯(lián)而成。為得到較高的動態(tài)范圍上限，增益不能過大，否則大信號將提前進入限幅區(qū)導致進入比較器時交點移位。經(jīng)過單端轉差分放大單元后，圖1中實現(xiàn)4bit相位量化ADC所需的所有加權信號就全部生成。比較器也是由若干級基本差分放大器(圖3)級聯(lián)而成。以兩路輸入信號的交點作為比較得到信號的上升下降沿，比較得到的信號再經(jīng)過若干級放大，最后限幅輸出；圖5所示為加權信號與比較器陣列連接方法示意圖。首先根據(jù)圖1中的表達式，將相應的加權信號兩兩與8路結構完全相同的比較器相連；連接后可見所有加權信號中有+0.38Q驅動了3路比較器，而-0.38Q僅驅動了 I路比較器，其余6個加權信號均驅動了 2路比較器；此時各加權信號負載不同，會造成加權信號幅度變化，導致進入比較器時交點移位，進而引起相位區(qū)間失真的情況發(fā)生。下面以圖1中的V2為例說明這一情況，V2由0.38Q與-0.921比較而得，如圖6所示。由于0.38Q驅動3路比較器而-0.921僅驅動兩路，0.38Q幅度必然會受到壓縮，如圖中虛線正弦波所示。此時再與-0.921進行比較得到圖6中虛線所示方波V2’，V2’與V2存在Λ φ的相位差，與方波V1、V3的相位差不再是22.5°而分別變?yōu)?22.5° -Λφ)、(22.5° + Λ φ )，引起了 ADC相位失真。為保證所有加權信號的負載情況相同，在比較器陣列中加入冗余比較器，使所有加權信號均驅動3路比較器，如圖5所示。LVDS輸出緩沖同樣由若干級基本差分放大器(圖3)級聯(lián)而成，作用是對比較器輸出的波形進行進一步的整形，同時得到滿足LVDS電平接口的波形。以上所述的具體實施例，對本發(fā)明的目的、技術方案和有益效果進行了進一步詳細說明。所應理解的是，以上所述僅為本發(fā)明的具體實施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進等，均應包含在本發(fā)明的保護范圍之內(nèi)。
權利要求
1.一種4bit相位量化ADC的電路結構，其特征是由輸入預放大單元、加權分壓網(wǎng)絡、單端轉差分放大單元、比較器陣列、LVDS輸出緩沖依次連接而成。
2.根據(jù)權利要求1所述的4bit相位量化ADC的電路結構，其特征在于，所述輸入預放大單元是一個具有5dB左右增益的放大器，用于補償所述加權分壓網(wǎng)絡所帶來的幅度損耗。
3.根據(jù)權利要求1所述的4bit相位量化ADC的電路結構，其特征在于，所述加權分壓網(wǎng)絡是一個通過電阻分壓實現(xiàn)Ι/Q信號加權網(wǎng)絡，Ι/Q信號經(jīng)過所述加權分壓網(wǎng)絡后，就得到了實現(xiàn)4bit相位ADC所需的加權信號0.38I/Q和0.92I/Q。
4.根據(jù)權利要求1所述的4bit相位量化ADC的電路結構，其特征在于，所述單端轉差分放大單元的結構包括第七電阻(R7)、第八電阻(R8)、第一 NMOS管、第二 NMOS管、第三NMOS管，其中第七電阻(R7)的一端與第八電阻(R8)的一端相接，第七電阻(R7)的另一端與第一 NMOS管的漏極相接，第八電阻(R8)的另一端與第二 NMOS管的漏極相接，第一 NMOS管、第二 NMOS管的源極與第三NMOS管的漏極相接；實現(xiàn)加權信號由單端轉變?yōu)椴罘郑玫綄崿F(xiàn)4bit相位ADC所需的8種加權信號±0.38I/Q和±0.92I/Q。
5.根據(jù)權利要求1所述的4bit相位量化ADC的電路結構，其特征在于， 所述比較器陣列包括A冗余比較器、B冗余比較器、C冗余比較器、D冗余比較器和A比較器、B比較器、C比較器、D比較器、E比較器、F比較器、G比較器、H比較器，其中: A冗余比較器的一個信號輸入端連接加權信號+0.921、另一個輸入端連接加權信號-0.921 ； B冗余比較器的一個信號輸入端連接加權信號+0.381、另一個信號輸入端連接加權信號 +0.92Q ； C冗余比較器的一個信號輸入端連接加權信號-0.92Q、另一個信號輸入端連接加權信號-0.38Q ； D冗余比較器的一個信號輸入端連接加權信號-0.381、另一個信號輸入端連接加權信號-0.38Q ； A比較器正信號輸入端連接加權信號+0.921、負信號輸入端連接加權信號-0.921 ； B比較器正信號輸入端連接加權信號+0.38Q、負信號輸入端連接加權信號-0.921 ； C比較器正信號輸入端連接加權信號+0.38Q、負信號輸入端連接加權信號-0.381 ； D比較器正信號輸入端連接加權信號+0.381、負信號輸入端連接加權信號-0.92Q ； E比較器正信號輸入端連接加權信號+0.92Q、負信號輸入端連接加權信號-0.92Q ； F比較器正信號輸入端連接加權信號+0.92Q、負信號輸入端連接加權信號+0.381 ； G比較器正信號輸入端連接加權信號-0.381、負信號輸入端連接加權信號-0.38Q ； H比較器正信號輸入端連接加權信號+0.38Q、負信號輸入端連接加權信號+0.921 ； 8種加權信號按照4bit相位ADC原理兩兩組合后進行電壓比較，得出8路兩兩相差22.5°并與Ι/Q同頻的方波。
6.根據(jù)權利要求1所述的4bit相位量化ADC的電路結構，其特征在于，所述LVDS輸出緩沖用于將上述方波繼續(xù)整形并滿足LVDS標準輸出，便于后面的數(shù)字傳輸和處理。
全文摘要
本發(fā)明公開了一種4bit相位量化ADC的電路結構，包括依次連接的輸入預放大單元、加權分壓網(wǎng)絡、單端轉差分放大單元、比較器陣列、LVDS輸出緩沖，同時還包括為電路各組成部分提供偏置的片上偏置電路。優(yōu)點利用本發(fā)明，可通過分壓及單端轉差分相結合的方法，簡便得到4bit相位量化所需的所有加權信號，同時可通過在在比較器整列中加入冗余比較器的方法提高整個電路的性能。
文檔編號H03M1/12GK103178850SQ201310069958
公開日2013年6月26日 申請日期2013年3月6日 優(yōu)先權日2013年3月6日
發(fā)明者張敏, 張有濤, 李曉鵬, 陳新宇 申請人:南京國博電子有限公司