專利名稱：一種低功耗逐次逼近型模數(shù)轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路技術(shù)領(lǐng)域，尤其涉及一種低功耗逐次逼近型模數(shù)轉(zhuǎn)換器。
背景技術(shù)：
圖1為傳統(tǒng)的逐次逼近型模數(shù)轉(zhuǎn)換器，主要包括數(shù)模轉(zhuǎn)換器(DAC) 11、比較器12、時(shí)鐘源13以及逐次逼近邏輯電路14。
其中，逐次逼近邏輯電路14由數(shù)據(jù)寄存器141和移位寄存器142組成。移位寄存器142是一個(gè)由若干移位寄存單元142i 142n組成的陣列，每個(gè)移位寄存單元都具有一個(gè)數(shù)據(jù)輸入端D，一個(gè)輸出端Q, —個(gè)·時(shí)鐘輸入端Ck ;其中，移位寄存單元142i的數(shù)據(jù)輸入端都耦合到上一級142^的輸出端，第一個(gè)移位寄存單元的數(shù)據(jù)輸入端耦合到所述移位寄存器的輸入端，每個(gè)移位寄存單元的時(shí)鐘輸入端耦合到所述移位寄存器的時(shí)鐘輸入端，第i個(gè)移位寄存單元142i的輸出端耦合到移位寄存器142的第i個(gè)輸出端(移位寄存器142包含若干個(gè)輸出端)。
數(shù)據(jù)寄存器141包含一個(gè)由數(shù)據(jù)寄存單元Hl1 141n組成的陣列，數(shù)據(jù)寄存單元141 具有數(shù)據(jù)輸入端D，輸出端Q。數(shù)據(jù)寄存單元Hli的數(shù)據(jù)輸入端D耦合到比較器12的輸出端，其的輸出端Q耦合到數(shù)模轉(zhuǎn)換器11的第i位輸入lli。
比較器12用來比較外部輸入信號15與數(shù)模轉(zhuǎn)換器的輸出信號112的大小，其工作時(shí)鐘131由時(shí)鐘源13提供。比較器12在工作時(shí)鐘的邏輯電平發(fā)生跳變的時(shí)候工作。具體的:邏輯門16用來檢測比較器的比較是否完成，在圖1的電路中，邏輯門16為或門。比較器復(fù)位的時(shí)候，其兩個(gè)輸出信號121與122均為邏輯0，邏輯門16的輸出161為邏輯0，比較器12在時(shí)鐘源輸出131的邏輯電平發(fā)生跳變時(shí)工作，輸出信號121與122中的一個(gè)由邏輯O跳變?yōu)?，使得邏輯門16的輸出161由邏輯O跳變到邏輯1，觸發(fā)移位寄存器142。如果在161跳變以前，移位寄存器142的第1-Ι位輸出端為高，第i位輸出端為低，那么在邏輯門16的輸出161跳變以后，移位寄存器的第i位輸出端也由低變?yōu)楦?。然后，第i個(gè)數(shù)據(jù)寄存單元142i被觸發(fā)，使得其輸出端捕捉比較器的輸出121的值。由于數(shù)據(jù)寄存單元142,輸出端同時(shí)也是數(shù)模轉(zhuǎn)換器11的輸入端Ili，在數(shù)據(jù)寄存單元142i輸出端的輸出信號發(fā)生變化時(shí)，數(shù)模轉(zhuǎn)換器11的輸出至比較器12的信號也相應(yīng)的改變，輸入到比較器12，等待時(shí)鐘131的下一次跳變。這個(gè)過程一直進(jìn)行下去，移位寄存器142的η位輸出依次跳變?yōu)楦?，?shù)據(jù)寄存器141里面的數(shù)據(jù)寄存單元依次被觸發(fā)，存儲比較器的比較結(jié)果，直到所有的數(shù)據(jù)寄存單元用完。此時(shí)數(shù)據(jù)寄存器141的η位輸出就是該逐次逼近型模數(shù)轉(zhuǎn)換器的輸出。
在圖1所示的一種實(shí)現(xiàn)方案中，移位寄存單元1421和數(shù)據(jù)寄存單元Hli均為常見的D (阻塞)觸發(fā)器。它有多種實(shí)現(xiàn)形式，比如說靜態(tài)D觸發(fā)器或者動態(tài)D觸發(fā)器，動態(tài)D觸發(fā)器相對靜態(tài)D觸發(fā)器，有著結(jié)構(gòu)簡單，速度高，功耗低的優(yōu)點(diǎn)。然而，由于工藝和設(shè)計(jì)技術(shù)的進(jìn)步，數(shù)模轉(zhuǎn)換器11和動態(tài)比較器12的功耗越來越低，逐次逼近邏輯電路14的功耗占到了整體功耗的50%以上，因此需要對該模塊進(jìn)行重新設(shè)計(jì)以節(jié)省功耗。
如圖2所示，為傳統(tǒng)的移位寄存器中可復(fù)位動態(tài)D觸發(fā)器的電路原理圖在復(fù)位階段，時(shí)鐘Ck處于邏輯低電平，復(fù)位晶體管1430處于導(dǎo)通狀態(tài)，節(jié)點(diǎn)1434與1435均被充到邏輯高電平。如果數(shù)據(jù)輸入端D為邏輯低電平，節(jié)點(diǎn)1433被充到邏輯高電平，使得晶體管1425處于導(dǎo)通狀態(tài)。當(dāng)時(shí)鐘由邏輯低電平跳變?yōu)檫壿嫺唠娖綍r(shí)，晶體管1426截止，晶體管1424導(dǎo)通，對節(jié)點(diǎn)1434進(jìn)行放電；受其影響，節(jié)點(diǎn)1435先處于放電過程，然后重新充電，而該過程導(dǎo)致了從電源到地的電流浪費(fèi)。
另外，研究人員嘗試對傳統(tǒng)的動態(tài)D觸發(fā)器進(jìn)行改進(jìn)，如圖3所示，它在傳統(tǒng)的動態(tài)D觸發(fā)器電路基礎(chǔ)上添加了一個(gè)PMOS (P型金屬氧化物半導(dǎo)體)管；但是，改進(jìn)后的電路只是減小了前述的電流浪費(fèi)，其代價(jià)是電路更復(fù)雜，邏輯延遲更大。發(fā)明內(nèi)容
本發(fā)明的目的是提供一種低功耗逐次逼近型模數(shù)轉(zhuǎn)換器，降低了移位寄存器的功耗。
本發(fā)明的目的是通過以下技術(shù)方案實(shí)現(xiàn)的:
一種低功耗逐次逼近型模數(shù)轉(zhuǎn)換器，包括:逐次逼近邏輯電路，該逐次逼近控制邏輯電路包括由若干移位寄存單元組成的移位寄存器；
其中，所述移位寄存器中的移位寄存單元包括:第一、第二、第三、第四、第五與第六晶體管，第一與第二電位；
所述第一晶體管的源端耦合到所述第一電位，其漏端耦合到所述第二晶體管的漏端；所述第二晶體管的源端耦合到所述第三晶體管的漏端，所述第三晶體管的源端耦合到所述移位寄存單元的第二電位，所述第四晶體管的源端耦合到所述移位寄存單元的第一電位，所述第四晶體管的漏端耦合到所述第五晶體管的源端，所述第五晶體管的漏端耦合到所述第六晶體管的漏端，所述第六晶體管的源端耦合到所述移位寄存單元的第二電位；
所述第一與第三晶體管的柵端耦合到所述移位寄存單元的數(shù)據(jù)輸入端，所述第二與第五晶體管的柵端耦合到所述移位寄存單元的時(shí)鐘輸入端，所述第一與第二晶體管的漏端耦合到第四晶體管的柵端，所述第六晶體管的柵端耦合到所述移位寄存單元的復(fù)位端；所述第六晶體管的漏端耦合到所述移位寄存單元的輸出端。
所述第一、第四、第五晶體管為陽性P型金屬氧化物半導(dǎo)體MOS晶體管，第二、第三、第六晶體管為陰性η型MOS晶體管。
所述第一、第四、第五晶體管為η型MOS晶體管，第二、第三、第六晶體管為P型MOS晶體管。
由上述本發(fā)明提供的技術(shù)方案可以看出，通過提供一種移位寄存器中替代電路，降低了功耗；并且，還精簡了元件數(shù)量，縮小了模塊面積。


為了更清楚地說明本發(fā)明實(shí)施例的技術(shù)方案，下面將對實(shí)施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對于本領(lǐng)域的普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他附圖。
圖1為本發(fā)明背景技術(shù)中提供的一種傳統(tǒng)的逐次逼近型模數(shù)轉(zhuǎn)換器的示意圖2為本發(fā)明背景技術(shù)中提供的一種移位寄存單元的示意圖3為本發(fā)明背景技術(shù)中提供的又一種移位寄存單元的示意圖4為本發(fā)明實(shí)施例提供的一種低功耗逐次逼近型模數(shù)轉(zhuǎn)換器的示意圖5為本發(fā)明實(shí)施例提供的一種移位寄存單元的示意圖6為本發(fā)明實(shí)施例提供的一種移位寄存單元的時(shí)鐘輸入端信號下降沿來臨時(shí)刻的狀態(tài)的示意圖。
具體實(shí)施方式
下面結(jié)合本發(fā)明實(shí)施例中的附圖，對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明的保護(hù)范圍。
實(shí)施例
如圖4-圖5為本發(fā)明實(shí)施例提供的一種低功耗逐次逼近型模數(shù)轉(zhuǎn)換器及移位寄存單元的結(jié)構(gòu)示意圖。
參見圖4，本實(shí)施例提供的低功耗逐次逼近型模數(shù)轉(zhuǎn)換器主要包括:數(shù)模轉(zhuǎn)換器41、比較器42、逐次逼近邏輯電路44與時(shí)鐘源43 ;所述數(shù)模轉(zhuǎn)換器41的輸入端與所述逐次逼近邏輯電路44的輸出端相連；所述比較器42的輸出端與所述逐次逼近邏輯電路44輸入端相連，且其輸入端與數(shù)模轉(zhuǎn)換器41及外部信號45的輸出端相連，用于比較外部輸入信號與數(shù)模轉(zhuǎn)換器41的輸出信號的大??；所述時(shí)鐘源43與所述比較器42相連，用于控制所述比較器42 ；
所述逐次逼近控制邏輯電路44包括移位寄存器442與數(shù)據(jù)寄存器441 ;所述移位寄存器442與數(shù)據(jù)寄存器441中均包括若干寄存單元組成的陣列，且所述移位寄存器442中的移位寄存單元(442i 442n)與所述數(shù)據(jù)寄存器441中的數(shù)據(jù)寄存單元UM1 441n)一對一相連。
參見圖5，其中，所述移位寄存器442中的移位寄存單元包括:第一、第二、第三、第四、第五與第六晶體管(4421-4426)，第一與第二電位(4427-4428)；
所述第一晶體管4421的源端耦合到所述第一電位4427 (電源)，其漏端耦合到所述第二晶體管4422的漏端；所述第二晶體管4422的源端耦合到所述第三晶體管4423的漏端，所述第三晶體管4423的源端耦合到所述移位寄存單元442,的第二電位4428 (接地)，所述第四晶體管4424的源端耦合到所述移位寄存單元442i的第一電位4427，所述第四晶體管4424的漏端耦合到所述第五晶體管4425的源端，所述第五晶體管4425的漏端耦合到所述第六晶體管4426的漏端，所述第六晶體管4426的源端耦合到所述移位寄存單元442i的第二電位4428 ；
所述第一與第三晶體管(4421與4423)的柵端耦合到所述移位寄存單元442,的數(shù)據(jù)輸入端，所述第二與第五晶體管(4422與4425)的柵端耦合到所述移位寄存單元442i的時(shí)鐘輸入端Ck，所述第一與第二晶體管(4421與4422)的漏端耦合到第四晶體管4424的柵端，所述第六晶體管4426的柵端耦合到所述移位寄存單元442,的復(fù)位端；所述第六晶體管4426的漏端耦合到所述移位寄存單元442,的輸出端。
以上為本實(shí)施例提供的一種低功耗逐次逼近型模數(shù)轉(zhuǎn)換器所包含的元件及其連接關(guān)系。下面針對其工作原理做詳細(xì)說明:在逐次逼近型模數(shù)轉(zhuǎn)換器42的復(fù)位階段，時(shí)鐘輸入端 :力邏輯高電平，第二晶體管4422導(dǎo)通，第一與第三晶體管(4421與4423)構(gòu)成反相器，第五晶體管4425截止，移位寄存單元的輸出被第六晶體管4426下拉到邏輯低電平。移位寄存器中的第一個(gè)移位寄存單元的輸入為邏輯高電平，節(jié)點(diǎn)4429變?yōu)檫壿嫷碗娖?；雖然第四晶體管4424處于導(dǎo)通狀態(tài)，但由于其第五晶體管4425處于截止?fàn)顟B(tài)，其輸出的Ck依然保持低電平。其余移位寄存單元4422 442η的輸入均為邏輯低電平，節(jié)點(diǎn)44292 4429η變?yōu)檫壿嫺唠娖剑诹w管截止，復(fù)位階段結(jié)束。
如圖6所示，當(dāng)時(shí)鐘輸入端茂由邏輯高電平跳變?yōu)榈碗娖綍r(shí)，移位寄存器中的第一個(gè)移位寄存單元442i*的第二晶體管4422i截止，第五晶體管4425i導(dǎo)通，此時(shí)由第一到第三晶體管(442^與4425J構(gòu)成的支路斷開，由第四到第六晶體管(442七與4426J構(gòu)成的支路導(dǎo)通，移位寄存器中的移位寄存單元442i 442n將原來存儲于節(jié)點(diǎn)442% 4429n的邏輯電平反相后送到輸出端Ck1 Ckn。如此，隨著時(shí)鐘輸入茂下降沿的到達(dá)，移位寄存器442中的輸出端Ck1 Ckn依次由邏輯低電平跳變?yōu)楦唠娖健?br> 通過上述工作原理的描述可知，本實(shí)施例提供的一種低功耗逐次逼近型模數(shù)轉(zhuǎn)換器中并沒有瞬時(shí)從電源到地的放電通路，因此，沒有電流的浪費(fèi)。除此以外，該轉(zhuǎn)換器中不存在反復(fù)充放電的節(jié)點(diǎn)，而且，時(shí)鐘輸入端？^驅(qū)動的晶體管數(shù)目由的傳統(tǒng)動態(tài)D觸發(fā)器的4個(gè)削減為2個(gè)，進(jìn)一步減少了時(shí)鐘輸入端的驅(qū)動功耗。
另外，通常情況下，第一、第四、第五晶體管為P (陽性)型MOS (金屬氧化物半導(dǎo)體)晶體管，第二、第三、第六晶體管為η (陰性)型MOS晶體管。但若改變數(shù)據(jù)寄存器421的極性，使得它可以由下降沿觸發(fā)，那么移位寄存單元里的第一、第四、第五晶體管可以為η型MOS晶體管，第二、第三、第六晶體管可以為P型MOS晶體管；相應(yīng)的第一電平為接地，第二電平為電源，以及移位寄存單元的復(fù)位信號，時(shí)鐘信號，以及移位寄存器的輸入均相應(yīng)的改變極性。
本發(fā)明實(shí)施例通過提供一種移位寄存器中替代電路，降低了功耗；并且，還精簡了元件數(shù)量，縮小了模塊面積。
以上所述，僅為本發(fā)明較佳的具體實(shí)施方式
，但本發(fā)明的保護(hù)范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明披露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范 圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)該以權(quán)利要求書的保護(hù)范圍為準(zhǔn)。
權(quán)利要求
1.一種低功耗逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于，包括:逐次逼近邏輯電路，該逐次逼近控制邏輯電路包括由若干移位寄存單元組成的移位寄存器； 其中，所述移位寄存器中的移位寄存單元包括:第一、第二、第三、第四、第五與第六晶體管，第一與第二電位； 所述第一晶體管的源端耦合到所述第一電位，其漏端耦合到所述第二晶體管的漏端；所述第二晶體管的源端耦合到所述第三晶體管的漏端，所述第三晶體管的源端耦合到所述移位寄存單元的第二電位，所述第四晶體管的源端耦合到所述移位寄存單元的第一電位，所述第四晶體管的漏端耦合到所述第五晶體管的源端，所述第五晶體管的漏端耦合到所述第六晶體管的漏端，所述第六晶體管的源端耦合到所述移位寄存單元的第二電位； 所述第一與第三晶體管的柵端耦合到所述移位寄存單元的數(shù)據(jù)輸入端，所述第二與第五晶體管的柵端耦合到所述移位寄存單元的時(shí)鐘輸入端，所述第一與第二晶體管的漏端耦合到第四晶體管的柵端，所述第六晶體管的柵端耦合到所述移位寄存單元的復(fù)位端；所述第六晶體管的漏端耦合到所述移位寄存單元的輸出端。
2.根據(jù)權(quán)利要求1所述的低功耗逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于，所述第一、第四、第五晶體管為陽性P型金屬氧化物半導(dǎo)體MOS晶體管，第二、第三、第六晶體管為陰性η型MOS晶體管。
3.根據(jù)權(quán)利要求1所述的低功耗逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于，所述第一、第四、第五晶體管為η型MOS晶體管，第二、第三、第六晶體管為P型MOS晶體管。
全文摘要
本發(fā)明公開了一種低功耗逐次逼近型模數(shù)轉(zhuǎn)換器，其特征在于，包括逐次逼近邏輯電路，該逐次逼近控制邏輯電路包括由若干移位寄存單元組成的移位寄存器；其中，所述移位寄存器中的移位寄存單元包括第一、第二、第三、第四、第五與第六晶體管，第一與第二電位。通過采用本發(fā)明公開的逐次逼近型模數(shù)轉(zhuǎn)換器避免了使用時(shí)的功耗浪費(fèi)。
文檔編號H03M1/38GK103152051SQ201310068310
公開日2013年6月12日 申請日期2013年3月4日 優(yōu)先權(quán)日2013年3月4日
發(fā)明者賀林, 楊家琪, 姚立斌, 林福江 申請人:中國科學(xué)技術(shù)大學(xué)