具有混合型dac電容陣列結(jié)構(gòu)的sar adc的制作方法
【技術(shù)領(lǐng)域】
[0001] 本實用新型涉及一種模擬集成電路中的數(shù)據(jù)轉(zhuǎn)換器領(lǐng)域，特別涉及一種能夠降低 逐次逼近型模數(shù)轉(zhuǎn)換器功耗的電容陣列結(jié)構(gòu)。
【背景技術(shù)】
[0002] 在模擬集成電路技術(shù)中，逐次逼近寄存器型（SAR)的模擬數(shù)字轉(zhuǎn)換器（ADC)是采 樣速率低于5Msps的中等至高分辨率應(yīng)用的常見結(jié)構(gòu)。SAR ADC的分辨率一般為8位至16 位，具有低功耗、小尺寸等特點。這些特點使SAR ADC獲得了很廣的應(yīng)用范圍，例如便攜式 電池供電儀表、筆輸入量化器、工業(yè)控制和數(shù)據(jù)信號采集器等。
[0003] 逐次逼近型模數(shù)轉(zhuǎn)換器的DAC模塊是逐次逼近型模數(shù)轉(zhuǎn)換器的關(guān)鍵模塊，它產(chǎn)生 的參考電壓精確度直接影響著模數(shù)轉(zhuǎn)換器的轉(zhuǎn)換精度。當前有四種類別的DAC架構(gòu)被用 于逐次逼近型模數(shù)轉(zhuǎn)換器：電壓型、電流型、電流舵型與電荷重分配型。前三種類別的DAC 因為存在較大的靜態(tài)功耗，在低功耗逐次逼近型模數(shù)轉(zhuǎn)換器中應(yīng)用不多，而電荷重分配DAC 成為了低功耗逐次逼近型模數(shù)轉(zhuǎn)換器的主要選擇。電荷重分配型又有多種電容架構(gòu)，目前 運用最為廣泛的是二進制權(quán)重陣列、帶衰減電容陣列和拆分電容陣列。如果將帶衰減電容 的思想拓展，每個單位電容之間都接入衰減電容，電容陣列即為C2C電容陣列。二進制權(quán)重 陣列控制簡單且精度較高，但功耗過高因而不適用于低功耗設(shè)備。帶衰減電容陣列雖然功 耗低，但是精確度也低。拆分電容陣列本身精確度較高，而切換功耗也較低，但是單位電容 數(shù)量大，DAC開關(guān)控制也較為復(fù)雜，數(shù)字邏輯部分會消耗大量功耗，因而也不能滿足低功耗 設(shè)備的需求。 【實用新型內(nèi)容】
[0004] 有鑒于此，本實用新型的目的是提供一種具有混合型DAC電容陣列結(jié)構(gòu)的SAR ADC，以解決現(xiàn)有傳統(tǒng)二進制權(quán)重陣列結(jié)構(gòu)（CBW)功耗較高、帶衰減電容陣列結(jié)構(gòu)（BWA)精 度極低的問題，以滿足高精度低功耗模擬電子設(shè)備的需要。
[0005] 本實用新型具有混合型DAC電容陣列結(jié)構(gòu)的SAR ADC，包括比較器和混合型DAC電 容陣列結(jié)構(gòu)；
[0006] 所述混合型DAC電容陣列結(jié)構(gòu)包括：n個C2C電容陣列單元、m個二進制電容陣列 單元、以及一個冗余電容，n個C2C單元對應(yīng)從第0個到第n個比特，m個二進制電容陣列單 元對應(yīng)第n+1個到第n+m個比特，其中m+n =總比特數(shù)；
[0007] n個C2C電容陣列單元中共有n個電容值為C的單位電容，n-1個電容值為2*C的 電容，每個電容值為C的單位電容的上極板為相應(yīng)比特所對應(yīng)的節(jié)點，n個C2C電容陣列單 元中共有n個節(jié)點，相鄰的兩個節(jié)點間用電容值為2*C的電容相連接；
[0008] m個二進制電容陣列單元中共有m個電容值依次為24C，22*0" 2m*C的電容，且各 電容的上極板連在一起共有1個節(jié)點，該節(jié)點對應(yīng)第n+1到第n+m個比特；
[0009] n個C2C電容陣列單元中第1個比特對應(yīng)的節(jié)點與冗余電容相連接，為電容陣列結(jié) 構(gòu)的輸入端，第n個比特對應(yīng)的節(jié)點與第n+1個比特到第n+m個比特對應(yīng)的節(jié)點相連，為電 容陣列結(jié)構(gòu)的輸出端，每個節(jié)點下端的電容的下極板連接一個選擇接地或接電源的選擇開 關(guān)；
[0010] 所述混合型DAC電容陣列結(jié)構(gòu)的輸出端與比較器的輸入端相連接。
[0011] 進一步，所述混合型DAC電容陣列結(jié)構(gòu)為兩列，兩列混合型DAC電容陣列結(jié)構(gòu)的輸 入端分別與一個米樣保持模塊的差分輸出端相連接，兩列混合型DAC電容陣列結(jié)構(gòu)的輸出 端分別與比較器的正、負輸入端相連接。
[0012] 進一步，所述混合型DAC電容陣列結(jié)構(gòu)為一列，混合型DAC電容陣列結(jié)構(gòu)的輸入端 懸空、輸出端與比較器的一個輸入端相連接，比較器的另一個輸入端與采樣保持模塊的輸 出端相連接。
[0013] 本實用新型的有益效果：本實用新型具有混合型DAC電容陣列結(jié)構(gòu)的SARADC，其 混合型DAC電容陣列結(jié)構(gòu)將C2C電容陣列單元和二進制電容陣列單元相結(jié)合，從而兼有了 二進制權(quán)重電容陣列結(jié)構(gòu)（CBW)精度高、帶衰減電容陣列結(jié)構(gòu)（BWA)功耗低的優(yōu)點，從而使 SAR ADC能更好的滿足各種模擬電子設(shè)備對低功耗、高精度的需求。
【附圖說明】
[0014] 圖1為混合型DAC電容陣列結(jié)構(gòu)的電路原理圖。
[0015] 圖2為取7組C2C電容陣列單元和3組二進制電容陣列單元用于單端SARADC中 的SAR ADC架構(gòu)圖。
[0016] 圖3為取7組C2C電容陣列單元和3組二進制電容陣列單元用于雙端SARADC中 的SAR ADC架構(gòu)圖。
【具體實施方式】
[0017] 下面結(jié)合附圖和實施例對本實用新型作進一步描述。
[0018] 實施例一，具有混合型DAC電容陣列結(jié)構(gòu)的SAR ADC，包括比較器和混合型DAC電 容陣列結(jié)構(gòu)；
[0019] 如圖2所示，所述混合型DAC電容陣列結(jié)構(gòu)包括：n個C2C電容陣列單元、m個二進 制電容陣列單元、以及一個冗余電容，n個C2C單元對應(yīng)從第0個到第n個比特，m個二進制 電容陣列單元對應(yīng)第n+1個到第n+m個比特，其中m+n =總比特數(shù)；
[0020] n個C2C電容陣列單元中共有n個電容值為C的單位電容，n-1個電容值為2*C的 電容，每個電容值為C的單位電容的上極板為相應(yīng)比特所對應(yīng)的節(jié)點，n個C2C電容陣列單 元中共有n個節(jié)點，相鄰的兩個節(jié)點間用電容值為2*C的電容相連接；
[0021] m個二進制電容陣列單元中共有m個電容值依次為24C，22*0" 2m*C的電容，且各 電容的上極板連在一起共有1個節(jié)點，該節(jié)點對應(yīng)第n+1到第n+m個比特；
[0022] n個C2C電容陣列單元中第1個比特對應(yīng)的節(jié)點與冗余電容相連接，為電容陣列結(jié) 構(gòu)的輸入端，第n個比特對應(yīng)的節(jié)點與第n+1個比特到第n+m個比特對應(yīng)的節(jié)點相連，為電 容陣列結(jié)構(gòu)的輸出端，每個節(jié)點下端的電容的下極板連接一個選擇接地或接電源的選擇開 關(guān)；
[0023] 如圖3所示，所述混合型DAC電容陣列結(jié)構(gòu)為兩列，兩列混合型DAC電容陣列結(jié)構(gòu) 的輸入端分別與一個米樣保持模塊的差分輸出端相連接，兩列混合型DAC電容陣列結(jié)構(gòu)的 輸出端分別與比較器的正、負輸入端相連接。
[0024] 進一步，本實施例中，每列混合型DAC電容陣列結(jié)構(gòu)中C2C電容陣列單元為七組， 二進制電容陣列單元為三組，當然在不同實施例中，混合型DAC電容陣列結(jié)構(gòu)中C2C電容陣 列單元和二進制電容陣列單元的數(shù)量還可根據(jù)需要調(diào)整，以便能更好的滿足各種模擬電子 設(shè)備對低功耗、高精度的需求。
[0025] 本實施例中，各列混合型DAC電容陣列結(jié)構(gòu)的最右端為冗余電容Cd，向右為7個 C2C電容陣列單元，再向右為3個二進制電容陣列單元。
[0026] 該模數(shù)轉(zhuǎn)換器從采樣到產(chǎn)生MSB以及其余位數(shù)碼的過程為：
[0027] 復(fù)位DAC極板開關(guān)從左往右看，下極板分別連接到VKEF，VKEF，V KEF，VKEF，......GND。
[0028] 采樣閉合采樣開關(guān)，輸入信號對比較器輸入端進行充電，充電完畢后斷開開關(guān)， 電壓為V IN。
[0029] MSB比較器進行第一次比較，得到的比較結(jié)果即為模數(shù)轉(zhuǎn)換器輸出數(shù)字碼的最高 位（MSB)。
[0030] 切換根據(jù)比較結(jié)果切換電