專利名稱：相位調(diào)整電路、接收裝置和通信系統(tǒng)的制作方法
技術領域：
本公開涉及應用于用于典型地接收數(shù)字信號的串行通信的相位調(diào)整電路、采用該相位調(diào)整電路的接收裝置和采用該接收裝置的通信系統(tǒng)。
背景技術：
近年來，采用串行傳輸系統(tǒng)以便加寬數(shù)據(jù)帶寬，并且引入了具有非常少信號線的系統(tǒng)。此外，為了滿足對雙倍或四倍的數(shù)據(jù)帶寬的要求，已經(jīng)采用用于以多個并行信道的形式實現(xiàn)一個串行傳輸系統(tǒng)的方法。在這樣的方法的情況下，由于對在后級提供的系統(tǒng)施加的限制，必須減少各信道之間的數(shù)據(jù)和時鐘脈沖相位差(skew)。如果相同時鐘用于各信道，則可以建立各信道之間的同步。此外，通過將如逗號模式(comma pattern)的同步模式插入從數(shù)據(jù)發(fā)送側發(fā)送的串行數(shù)據(jù)中的預定位置，并且在接收側檢測用作同步模式的逗號模式，可以確保同步。圖1是示出用于檢測同步模式以便切換時鐘相位的相位切換電路1的配置的框圖。對于關于該相位切換電路1的更多信息，建議讀者參考日本專利公開No.Hei 11-186996(以下稱為專利文獻1)。如圖中所示，相位切換電路1具有可變延遲電路2、同步電路3和數(shù)據(jù)保持部分4。在相位切換電路1中，輸入串行數(shù)據(jù)DTl通過可變延遲電路2延遲預定的延遲時間，并且輸出為內(nèi)部數(shù)據(jù)DT2?？勺冄舆t電路2采用相位切換處理部分加。輸入串行數(shù)據(jù)DTl還提供到同步電路3。同步電路3檢測輸入串行數(shù)據(jù)DTl中的特定信號位置，并且將用于特定信號位置的信號提供到數(shù)據(jù)保持部分4，作為輸入數(shù)據(jù)位置信號P。數(shù)據(jù)保持部分4暫時保持輸入數(shù)據(jù)位置信號P。根據(jù)內(nèi)部定時信號Sl取得數(shù)據(jù)保持部分4中保持的輸入數(shù)據(jù)位置信號P，并且將其提供到相位切換處理部分加作為延遲量DL。要注意，內(nèi)部時鐘ICK提供到相位切換處理部分2a、同步電路3和數(shù)據(jù)保持部分4。在串行數(shù)據(jù)照原樣維持串行形式的情況下，具有上述配置的相位切換電路1檢測用作逗號模式的同步模式，并且根據(jù)檢測結果切換時鐘的相位。

發(fā)明內(nèi)容
順帶提及，如上所述，如果相同時鐘用于多個信道，則可以建立各信道之間的同步。然而，如果每個信道通過獨立IC實現(xiàn)，則必須通過使用相同時鐘執(zhí)行將各IC相互鏈接的處理。然而，不必說每個IC具有許多管腳，使得電路的配置復雜。此外，占據(jù)的面積和功耗增加。除此之外，如上所述，在串行數(shù)據(jù)照原樣維持串行形式的情況下，專利文獻1中公開的相位切換電路1檢測逗號模式位置，并且根據(jù)檢測結果切換時鐘的相位。因此，即使每個信道通過獨立的IC實現(xiàn)，也可以建立各信道之間的同步。然而，根據(jù)該技術，同步電路部分需要包括如高速計數(shù)器，使得具有千兆量級的通信速度的高速串行通信中的實現(xiàn)是困難的。因此，期望提供一種相位調(diào)整電路，其可以建立多個信道之間的同步，同時防止電路配置增加復雜性、以及防止功耗增加，并且可以應用于高速串行通信。此外，還期望提供一種采用該相位調(diào)整電路的接收裝置、以及采用該接收裝置的通信系統(tǒng)。一種根據(jù)本公開第一模式的相位調(diào)整電路，包括串并轉換部分，配置為響應于時鐘，將包括插入預定位置的同步模式的串行數(shù)據(jù)轉換為并行數(shù)據(jù)；同步模式位置檢測部分，配置為檢測由所述串并轉換部分生成的所述并行數(shù)據(jù)中的所述同步模式的位置；以及調(diào)整部分，配置為根據(jù)關于所述同步模式的所述位置的信息，調(diào)整所述并行數(shù)據(jù)和所述時鐘的相位，以符合由所述同步模式位置檢測部分檢測的、作為所述同步模式的所述位置的位置。一種根據(jù)本公開第二模式的接收裝置，包括相位調(diào)整電路，配置為執(zhí)行功能以便接收通過數(shù)據(jù)傳輸線傳播并且包括插入預定位置的同步模式的串行數(shù)據(jù)；將所述串行數(shù)據(jù)轉換為并行數(shù)據(jù)；以及根據(jù)關于從所述并行數(shù)據(jù)作為所述同步模式的位置獲取的位置的信息，調(diào)整所述并行數(shù)據(jù)和時鐘的相位。更具體地，所述相位調(diào)整電路包括串并轉換部分，配置為響應于所述時鐘，將包括插入預定位置的同步模式的所述串行數(shù)據(jù)轉換為所述并行數(shù)據(jù)；同步模式位置檢測部分，配置為檢測由所述串并轉換部分生成的所述并行數(shù)據(jù)中的所述同步模式的位置；以及調(diào)整部分，配置為根據(jù)關于所述同步模式的所述位置的信息，調(diào)整所述并行數(shù)據(jù)和所述時鐘的相位，以符合由所述同步模式位置檢測部分檢測的、作為所述同步模式的所述位置的位置。一種根據(jù)本公開第三模式的通信系統(tǒng)，包括發(fā)送裝置，配置為通過數(shù)據(jù)傳輸線發(fā)送包括插入預定位置的同步模式的串行數(shù)據(jù)；以及接收裝置，配置為接收通過數(shù)據(jù)傳輸線傳播、并且包括插入預定位置的同步模式的所述串行數(shù)據(jù)。所述接收裝置具有相位調(diào)整電路，用于將由此接收的所述串行數(shù)據(jù)轉換為并行數(shù)據(jù)；以及根據(jù)關于從所述并行數(shù)據(jù)作為所述同步模式的位置獲取的位置的信息，調(diào)整所述并行數(shù)據(jù)和時鐘的相位。更具體地，所述相位調(diào)整電路包括串并轉換部分，配置為響應于所述時鐘，將包括插入預定位置的同步模式的所述串行數(shù)據(jù)轉換為所述并行數(shù)據(jù)；同步模式位置檢測部分，配置為檢測由所述串并轉換部分生成的所述并行數(shù)據(jù)中的所述同步模式的位置；以及調(diào)整部分，配置為根據(jù)關于所述同步模式的所述位置的信息，調(diào)整所述并行數(shù)據(jù)和所述時鐘的相位，以符合由所述同步模式位置檢測部分檢測的、作為所述同步模式的所述位置的位置。根據(jù)本公開，可能提供一種相位調(diào)整電路，其可以建立多個信道之間的同步，同時防止電路配置增加復雜性以及防止功耗增加，并且可以應用于高速串行通信。此外，還可能提供一種采用該相位調(diào)整電路的接收裝置和采用該接收裝置的通信系統(tǒng)。


圖1是示出用于檢測同步模式以便切換時鐘相位的相位切換電路的配置的框圖；圖2是示出根據(jù)本公開實施例的通信系統(tǒng)的基本配置的框圖；圖3是示出在根據(jù)本公開實施例的通信系統(tǒng)中包括的接收裝置中采用的相位調(diào)整電路的配置的框圖；圖4是示出在根據(jù)本公開實施例的相位調(diào)整電路中采用的脈沖相位差生成器的典型配置的框圖；圖5是在以下原理的描述中要參考的說明圖，作為示出1:2串并轉換電路的配置的圖，該原理通過使用關于用作同步模式的逗號模式的位置的信息，檢測關于時鐘的相位的信息；圖6A和6B是在第二時鐘的相位的描述中要參考的說明圖，第二時鐘用于確認圖 5所示的1:2串并轉換電路輸出的數(shù)據(jù)；圖7是示出1:N串并轉換電路的配置的電路圖；圖8是示出圖7所示的1:N串并轉換電路輸出的N條并行數(shù)據(jù)的相位、和時鐘的相位之間的超前和滯后關系的圖；圖9包括圖9A-圖9C，它們是示出對于在圖7所示的1:N串并轉換電路(其中N =36)中使用的12相位時鐘的情況的典型定時的圖；圖10是示出根據(jù)實施例的多相位時鐘生成器的典型配置的電路圖；以及圖11是示出圖10所示的多相位時鐘生成器中對于N = 6的定時的關系的圖。
具體實施例方式下面通過參考

本公開的實施例。要注意，按照下面順序描述實施例1.通信系統(tǒng)的基本配置2.相位調(diào)整電路的配置3.通過使用關于逗號模式的位置的信息檢測關于時鐘相位的信息的原理1.通信系統(tǒng)的基本配置
圖2是示出根據(jù)本公開實施例的通信系統(tǒng)100的基本配置的框圖。如圖所示，通信系統(tǒng)100配置為包括發(fā)送裝置200、接收裝置300、以及連接在發(fā)送裝置200和接收裝置300之間的數(shù)據(jù)傳輸線400。 發(fā)送裝置200通過數(shù)據(jù)傳輸線400，將與多個相位同步的串行數(shù)據(jù)SDT發(fā)送到接收裝置300。發(fā)送裝置200在串行數(shù)據(jù)SDT中的預定位置處，插入每個用作同步模式的逗號模式。接收裝置300用作串行通信接收器，用于接收通過數(shù)據(jù)傳輸線400傳播的串行數(shù)據(jù) SDT。接收裝置300具有相位調(diào)整電路310，其包括用于將串行數(shù)據(jù)SDT轉換為并行數(shù)據(jù)的串并轉換電路。在執(zhí)行用于將串行數(shù)據(jù)SDT轉換為并行數(shù)據(jù)的處理后(串行數(shù)據(jù)SDT包括用作同步模式的逗號模式)，基于關于并行數(shù)據(jù)中逗號模式的位置的信息，相位調(diào)整電路310調(diào)整數(shù)據(jù)和時鐘的相位。根據(jù)相位調(diào)整電路310執(zhí)行的相位調(diào)整，使用輸入串行數(shù)據(jù)SDT中的用作同步模式的逗號模式的位置。因此，可能調(diào)整多個信道之間的脈沖相位差，其中多個信道的輸入串行數(shù)據(jù)具有相同逗號模式位置。相位調(diào)整電路310通過從準備為具有多個相位的時鐘選擇具有最優(yōu)相位的時鐘， 來調(diào)整相位。下面的描述說明接收裝置300中采用的相位調(diào)整電路310的具體配置(接收裝置 300具有用作實施例的特征的配置)，并且說明相位調(diào)整電路310執(zhí)行的功能。作為示例，在下面的描述中采用4位的參考數(shù)據(jù)轉換間隙。2.相位調(diào)整電路的配置圖3是示出根據(jù)本公開實施例的通信系統(tǒng)100中包括的接收裝置300中采用的相位調(diào)整電路310的配置的框圖。如圖3所示，相位調(diào)整電路310采用輸入緩沖器311、⑶R(時鐘/數(shù)據(jù)恢復)電路 312和串并轉換電路313。此外，相位調(diào)整電路310還包括多相位時鐘生成器314、脈沖相位差生成器315、逗號位置檢測器316和解碼器/解擾器317。脈沖相位差生成器315用作用于調(diào)整并行數(shù)據(jù)和時鐘的相位的調(diào)整部分。輸入緩沖器311接收通過數(shù)據(jù)傳輸線400傳播的串行數(shù)據(jù)SDT，并且將串行數(shù)據(jù) SDT提供到串并轉換電路313。輸入的串行數(shù)據(jù)SDT包括插入預定位置以用作同步模式的逗號模式CPTN。在圖3 所示的典型示例的串行數(shù)據(jù)SDT的情況下，預定位置是從串行數(shù)據(jù)SDT頭部起的第三字段。CDR電路312利用用作觸發(fā)的串行數(shù)據(jù)輸入提取時鐘，并且使用該時鐘鎖存周期性插入信號的數(shù)據(jù)信號。如前面所述，串行數(shù)據(jù)輸入已經(jīng)通過數(shù)據(jù)傳輸線400傳播，作為包括周期性插入信號的串行數(shù)據(jù)。⑶R電路312將提取的時鐘作為轉換時鐘SPCLK，提供到串并轉換電路313、多相位時鐘生成器314和逗號位置檢測器316。串并轉換電路313執(zhí)行1:N數(shù)據(jù)轉換，以與轉換時鐘SPCLK同步地將輸入串行數(shù)據(jù)SDT轉換為具有N位的并行數(shù)據(jù)。串并轉換電路313將作為1:N數(shù)據(jù)轉換的結果獲得的并行數(shù)據(jù)PDT(1到N)，提供到脈沖相位差生成器315和逗號位置檢測器316?；旧?，多相位時鐘生成器314與⑶R電路312生成的轉換時鐘SPCLK同步地，生成多相位時鐘P(O)到P(N-I)，其具有相互不同的相位和低于轉換時鐘SPCLK的頻率的頻率。多相位時鐘生成器314將多相位時鐘P(O)到P(N-I)輸出到脈沖相位差生成器 315?；趶亩禾栁恢脵z測器316接收的逗號位置信息CPI，脈沖相位差生成器315從多相位時鐘P(O)到P(N-I)中，選擇具有最優(yōu)脈沖相位差量的時鐘。脈沖相位差生成器315將并行數(shù)據(jù)PDT與選擇的時鐘同步，并且將數(shù)據(jù)PDT切換 (hand off)到選擇的時鐘，以及將并行數(shù)據(jù)PDT與時鐘一起輸出到后級提供的解碼器/解擾器317。圖4是示出根據(jù)本公開實施例的相位調(diào)整電路310中采用的脈沖相位差生成器 315的典型配置的框圖。如圖4所示，脈沖相位差生成器315采用選擇器SL301和D觸發(fā)器FF301。基于從逗號位置檢測器316接收的逗號位置信息CPI，選擇器SL301從多相位時鐘生成器314生成的多相位時鐘P (0)到P (N-I)中，選擇具有最優(yōu)脈沖相位差量的時鐘CLK。選擇器301將選擇的時鐘CLK提供到D觸發(fā)器FF301的時鐘輸入端、以及后級提供的解碼器/解擾器317。D觸發(fā)器FF301的數(shù)據(jù)輸入端D接收串并轉換電路313生成的并行數(shù)據(jù)PDT，并且 D觸發(fā)器FF301與選擇器SL301選擇的時鐘CLK同步地鎖存并行數(shù)據(jù)PDT。然后，D觸發(fā)器 FF301將鎖存的數(shù)據(jù)從D觸發(fā)器FF301的數(shù)據(jù)輸出端Q，提供到后級提供的解碼器/解擾器 317。從⑶R電路312接收轉換時鐘SPCLK，逗號位置檢測器316檢測并行數(shù)據(jù)PDT中逗號模式的位置，以便生成指示逗號模式位于的數(shù)據(jù)部分的逗號位置信息CPI。逗號位置檢測器316將由此生成的逗號位置信息CPI反饋到脈沖相位差生成器 315，并且將逗號位置信息CPI提供到解碼器/解擾器317。要注意，逗號位置信息CPI是示出時鐘相位的滯后或超前狀態(tài)的信息。與作為具有最優(yōu)脈沖相位差量的時鐘選擇的時鐘CLK同步，解碼器/解擾器317 對切換到該時鐘CLK的并行數(shù)據(jù)PDT執(zhí)行解碼和解擾處理。通過如下將相位調(diào)整與脈沖相位差生成器315、串并轉換電路313和多相位時鐘生成器314的典型配置關聯(lián)，描述具有以上說明的配置的相位調(diào)整電路310執(zhí)行的具體相位調(diào)整。首先，相位調(diào)整電路310執(zhí)行的操作的概述說明如下。在相位調(diào)整電路310中，串并轉換電路313將串行數(shù)據(jù)SDT轉換為并行數(shù)據(jù)PDT。隨后，逗號位置檢測器316檢測并行數(shù)據(jù)PDT中的逗號模式的位置，并且將示出逗號模式的位置的逗號位置信息CPI反饋到脈沖相位差生成器315。在下面的描述中，在一些情況下逗號位置信息CPI也稱為CLK滯后/超前信息。
基于逗號位置信息CPI，脈沖相位差生成器315從多相位時鐘P(O)到P(N-I)中， 選擇具有最優(yōu)脈沖相位差量的時鐘CLK，并且將并行數(shù)據(jù)PDT與選擇的時鐘CLK同步。然后，脈沖相位差生成器315將并行數(shù)據(jù)PDT切換到選擇的時鐘CLK。隨后，脈沖相位差生成器315將并行數(shù)據(jù)PDT和選擇的時鐘CLK，提供到后級提供的解碼器/解擾器317。3.通過使用關于逗號模式的位置的信息檢測關于時鐘相位的信息的原理接著，下面的描述說明通過使用關于用作同步模式的逗號模式的位置的信息，檢測關于時鐘CLK的相位的信息的原理。為了使得說明簡單，參考示出1 2串并轉換電路313A的圖5。圖5是在以下原理的描述中要參考的說明圖，作為示出1:2串并轉換電路313A的配置的圖，該原理通過使用關于用作同步模式的逗號模式的位置的信息，檢測關于時鐘CLK 的相位的信息。圖6A和6B是在以下第二時鐘的相位的描述中要參考的說明圖，第二時鐘用于確認圖5所示的1 2串并轉換電路313A輸出的數(shù)據(jù)。如圖5所示，1:2串并轉換電路313A配置為采用用于移位數(shù)據(jù)的D觸發(fā)器FF311 到FF313、以及用于鎖存數(shù)據(jù)并輸出并行數(shù)據(jù)的D觸發(fā)器FF321和FF322。用于移位數(shù)據(jù)的D觸發(fā)器FF311到FF313，用作用于與第一時鐘CKl同步地鎖存輸入的串行數(shù)據(jù)SDT的多個鎖存器。以該方式，用于移位數(shù)據(jù)的D觸發(fā)器FF311到FF313形成第一鎖存部分313-1。另一方面，用于鎖存數(shù)據(jù)和輸出并行數(shù)據(jù)的D觸發(fā)器FF321和FF322用作多個鎖存器，其用于與第二時鐘CK2同步地鎖存第一鎖存部分313-1中鎖存的數(shù)據(jù)、以及輸出該數(shù)據(jù)作為N條并行數(shù)據(jù)PDT。以該方式，用于鎖存數(shù)據(jù)并輸出并行數(shù)據(jù)的D觸發(fā)器FF321和 FF322形成第二鎖存部分313-2。D觸發(fā)器FF311到FF313的每個的時鐘輸入端，接收用作具有頻率f的移位時鐘的第一時鐘CK1。移位時鐘CKl是與⑶R電路312生成的轉換時鐘SPCLK同步的時鐘。在一些情況下，移位時鐘CKl可以是轉換時鐘SPCLK。D觸發(fā)器FF311的數(shù)據(jù)輸入端D連接到用于提供串行數(shù)據(jù)SDT的線，而D觸發(fā)器 FF311的數(shù)據(jù)輸出端Q連接到D觸發(fā)器FF312的數(shù)據(jù)輸入端D、以及D觸發(fā)器FF321的數(shù)據(jù)輸入端D。D觸發(fā)器FF312的數(shù)據(jù)輸出端Q連接到D觸發(fā)器FF313的數(shù)據(jù)輸入端D、以及D觸發(fā)器FF322的數(shù)據(jù)輸入端D。D觸發(fā)器FF321到FF322的每個的時鐘輸入端，接收具有頻率f/2的第二時鐘CK2。 第二時鐘CK2通過分割用作移位時鐘的第一時鐘CKl生成。1:2串并轉換電路313A與第一時鐘CKl同步地移位輸入串行數(shù)據(jù)SDT。然后，與通過將第一時鐘CKl的頻率f除以2生成的第二時鐘CK2同步地，1:2串并轉換電路313A 確認按1:2的串并轉換的并行輸出數(shù)據(jù)DQ2和并行數(shù)據(jù)數(shù)據(jù)DQ1。然而，因為通過將第一時鐘CKl的頻率f除以2生成第二時鐘CK2，所以第二時鐘 CK2的相位可以是圖6A所示的稱為情況1的第一情況的相位，或者圖6B所示的稱為情況2 的第二情況的相位。
因為通過分頻器計數(shù)器的初始內(nèi)容確定第二時鐘CK2的相位，所以不可能確定地預測第二時鐘CK2的相位是第一情況的相位，還是也第二情況的相位。對于圖6A所示的稱為情況1的第一情況，使參考標記Al表示逗號模式存在的位置或表示逗號模式本身。在該情況下，通過確定是從作為串并轉換處理的結果獲得的并行輸出數(shù)據(jù)DQ1、還是也作為串并轉換處理的結果獲得的并行輸出數(shù)據(jù)DQ2輸出逗號模式Al， 可能確定第二時鐘CK2的相位是超前還是滯后。另一方面，對于圖6B所示的稱為情況2的第二情況，第二時鐘CK2的相位超前于圖6A所示的稱為情況1的第一情況。因此，逗號模式Al不移位直到D觸發(fā)器FF321，用于輸出并行輸出數(shù)據(jù)DQ1。作為結果，輸出逗號模式Al作為D觸發(fā)器FF321的并行輸出數(shù)據(jù) DQ2。因此，在上述典型情況下，從已經(jīng)從并行輸出數(shù)據(jù)DQ2獲得逗號模式的位置的事實，逗號位置檢測器316確定超前時鐘CLK，并且在滯后方向上移位第二時鐘CK2的相位。也就是說，從具有相互不同的相位的兩個準備的時鐘中選擇滯后相位側的時鐘。上述描述已經(jīng)用1:2串并轉換作為典型情況。然而，上述描述對于1:N串并轉換也成立。圖7是示出1:N串并轉換電路31 的配置的電路圖，而圖8是示出圖7所示的 1:N串并轉換電路31 輸出的N條并行數(shù)據(jù)的相位、和時鐘相位之間的超前和滯后關系的圖。如圖7所示，1:N串并轉換電路31 配置為采用用于移位數(shù)據(jù)的D觸發(fā)器FF311 到FF31 (N+1)、以及用于鎖存和輸出并行數(shù)據(jù)的D觸發(fā)器FF321到FF32N。用于移位數(shù)據(jù)的D觸發(fā)器FF311到FF31(N+1)用作用于與第一時鐘CKl同步地鎖存輸入串行數(shù)據(jù)SDT的多個鎖存器。以該方式，用于移位數(shù)據(jù)的D觸發(fā)器FF311到 FF3KN+1)形成第一鎖存部分313-1。另一方面，用于鎖存數(shù)據(jù)并輸出并行數(shù)據(jù)的D觸發(fā)器FF321到FF32N用作多個鎖存器，用于與第二時鐘CK2同步地、鎖存第一鎖存部分313-1中鎖存的數(shù)據(jù)，并輸出鎖存在D 觸發(fā)器FF321到FF32N中的數(shù)據(jù)分別作為N條并行數(shù)據(jù)PDT。也就是說，N條并行數(shù)據(jù)PDT 是稍后要描述的并行輸出數(shù)據(jù)DQl到并行輸出數(shù)據(jù)DQN。以該方式，用于鎖存數(shù)據(jù)并輸出并行數(shù)據(jù)的D觸發(fā)器FF321到FF32N，形成用于輸出并行數(shù)據(jù)PDT的第二鎖存部分313-2。圖7所示的1:N串并轉換電路31 的連接，基本上與圖5所示的1 2串并轉換電路313A的連接相同。因此，省略1:N串并轉換電路31 的詳細說明。此外，圖8所示的N條并行數(shù)據(jù)的每個中的陰影部分表示的數(shù)據(jù)位置，是逗號模式位于的逗號模式位置。在1:N串并轉換電路31 的情況下，第二時鐘CK2具有N個不同相位。因此，存在N個不同的逗號模式位置，逗號模式位于其每個上。為此，生成N相位時鐘CK2。因此，脈沖相位差生成器315根據(jù)從逗號位置檢測器316接收的逗號位置信息CPI，在多相位時鐘 P(O)到P (N-I)中選擇最優(yōu)時鐘CLK。如果例如已經(jīng)檢測到最滯后的逗號模式位置，則脈沖相位差生成器315選擇具有最超前相位的時鐘CLK，作為用于最小化脈沖相位差量的時鐘。另一方面，如果已經(jīng)檢測到最超前的逗號模式位置，則脈沖相位差生成器315選擇具有最滯后相位的時鐘CLK，作為用于最大化脈沖相位差量的時鐘。脈沖相位差生成器315接收的逗號位置信息CPI是具有N位的并行數(shù)據(jù)。在最簡單的典型逗號位置信息CPI的N位中，只有表示檢測到的逗號模式位置的檢測位設為1。其它位設為0。不用說1:N串并轉換電路31 的實現(xiàn)絕不限于圖7所示的配置。例如，1:N的比率可以分割為幾級。如目前所述，該實施例從具有相互不同相位的多相位時鐘P(O)到P(N-I)中，選擇具有最優(yōu)相位的時鐘，作為符合串行數(shù)據(jù)SDT中的逗號模式位置的時鐘，以便執(zhí)行脈沖相
位差調(diào)整。然而，取決于后級提供的系統(tǒng)的可允許脈沖相位差，具有相互不同相位的多相位時鐘P的數(shù)量不必須是前面描述的N。例如，多相位時鐘P的數(shù)量可以是Ν/2、N/3或其它值。也就是說，電路的規(guī)?？梢愿鶕?jù)規(guī)格減少。下面的描述示出典型定時，其用于通過對圖7所示的1:N串并轉換電路31 設置 N為36獲得的12相位時鐘。圖9的㈧到⑶是示出針對這樣情況的典型定時的圖，在該情況下在圖7所示的1:N串并轉換電路313B(其中N= 36)中，使用具有相互不同相位的12個時鐘。串行數(shù)據(jù)SDT中逗號模式位置固定。然而，通過分割第一時鐘CKl的頻率，生成用于鎖存串并轉換電路313中的數(shù)據(jù)的第二時鐘CK2，使得36個不同的逗號模式CO到C35存在，如圖9的(B)所示。因此，如圖9的(C)所示，存在用其鎖存數(shù)據(jù)的36個不同定時。因此，存在36個不同狀態(tài)，其中逗號模式分別存在于36條并行數(shù)據(jù)DQ36到DQl中的一個中。用于鎖存數(shù)據(jù)的第二時鐘CK2越靠后，移位數(shù)據(jù)的移位量越大。因此，對于靠后的第二時鐘CK2，逗號模式存在于并行數(shù)據(jù)DQ*中，其中后綴*表示小的整數(shù)。為了解決該問題，如圖9的⑶所示，36條并行數(shù)據(jù)DQ36到DQl分組為12組GRPl 到GRP12，其每個包括三條并行數(shù)據(jù)DQ。然后，對12組GRPl到GRP12的每個分配脈沖相位差量。因此，存在12個不同的脈沖相位差量。圖9的(C)的后面部分示出脈沖相位差調(diào)整后的定時。在圖中，圖9的(C)的后面部分用短語“脈沖相位差調(diào)整后”表示。剩余脈沖相位差量不大于由2/36*CK2 = 1/18*CK2
表示的量。如果該脈沖相位差量充分小于后級提供的系統(tǒng)的可允許規(guī)格量，則可以使用具有等于該典型示例的情況下使用的、用于36相位時鐘的相位計數(shù)的1/3的12相位時鐘，來代替36相位時鐘。接著，說明多相位時鐘生成器314的典型配置。圖10是示出根據(jù)實施例的多相位時鐘生成器314A的典型配置的電路圖。如圖10所示，多相位時鐘生成器314配置為采用正常相位側D觸發(fā)器FF331到 FF33N、反相側D觸發(fā)器FF341到FF!34N、1/N分頻器DVD311和反相器INV311。1/N分頻器DVD311是用于將⑶R電路312生成的轉換時鐘SPCLK的頻率除以N的部分。D觸發(fā)器FF331到FF33N的數(shù)據(jù)輸入端D、以及D觸發(fā)器FF331到FF33N的數(shù)據(jù)輸出端Q相互連接，以關于1/N分頻器DVD311的輸出端形成級聯(lián)連接。D觸發(fā)器FF331到 FF33N的每個的時鐘輸入端接收具有正常相位的轉換時鐘SPCLK。出于同樣原因，D觸發(fā)器FF341到FF34N的數(shù)據(jù)輸入端D、以及D觸發(fā)器FF341到 FF34N的數(shù)據(jù)輸出端Q相互連接，以關于1/N分頻器DVD311的輸出端形成級聯(lián)連接。然而， D觸發(fā)器FF341到FF34N的每個的時鐘輸入端接收反相的轉換時鐘SPCLK，即，通過反相器 INV311的轉換時鐘SPCLKB。如上所述，圖10所示的多相位時鐘生成器314A具有這樣的配置，其中通過使用預先分割的轉換時鐘SPCLK的正常和反相相位，移位頻率等于預先分割的轉換時鐘SPCLK 的頻率的1/N的時鐘的相位。預先分割的轉換時鐘SPCLK是還沒有經(jīng)歷分頻的轉換時鐘 SPCLK0圖11是示出圖10所示的多相位時鐘生成器314A中針對N = 6的定時關系的圖。在該典型示例中，D觸發(fā)器FF331到FF336生成多相位時鐘PO、P2、P4、P6、P8和 PlO0另一方面，D觸發(fā)器FF341到FF346生成多相位時鐘P1、P3、P5、P7、P9和P11。結果， 多相位時鐘生成器314A生成12相位時鐘PO到Pl 1。要注意，在上述典型示例中，在用于生成多相位時鐘的方法中使用移位寄存器。然而，用于生成多相位時鐘的技術絕不限于該方法。如上所述，根據(jù)該實施例，如果輸入串行數(shù)據(jù)SDT中逗號模式的位置具有相同定時，則可以調(diào)整多個信道之間的脈沖相位差量。事實上，可能不僅調(diào)整相同IC中包括的多個信道之間的脈沖相位差量，而且調(diào)整在不同IC上擴展的多個信道之間的脈沖相位差量。此外，在相同IC中包括的多個信道的情況下，根據(jù)該實施例，可以減少各信道之間的脈沖相位差量。因此，可能通過使用這樣的電路(用于通過使用反相時鐘設置重新定時(re-timing)的電路)實現(xiàn)脈沖相位差量的減少，該電路允許使用任何信道的時鐘以便非常容易地建立與另一信道的同步。也就是說，根據(jù)該實施例，可能提供這樣的相位調(diào)整電路，其可以在多個信道之間建立同步，同時防止電路配置增加復雜性并且防止功耗增加，以及可以應用于高速串行通要注意，本公開的實現(xiàn)絕不限于上述實施例。也就是說，在不偏離本公開的本質(zhì)的范圍內(nèi)，該實施例可以改變?yōu)槎喾N修改版本。本申請包含涉及于2010年9月15日向日本專利局提交的日本優(yōu)先權專利申請JP 2010-206741中公開的主題，在此通過引用并入其全部內(nèi)容。
權利要求
1.一種相位調(diào)整電路，包括串并轉換部分，配置為響應于時鐘，將包括插入預定位置的同步模式的串行數(shù)據(jù)轉換為并行數(shù)據(jù)；同步模式位置檢測部分，配置為檢測由所述串并轉換部分生成的所述并行數(shù)據(jù)中的所述同步模式的位置；以及調(diào)整部分，配置為根據(jù)關于所述同步模式的所述位置的信息，調(diào)整所述并行數(shù)據(jù)和所述時鐘的相位，以符合由所述同步模式位置檢測部分檢測的、作為所述同步模式的所述位置的位置。
2.如權利要求1所述的相位調(diào)整電路，還包括多相位時鐘生成器，配置為基于提供到所述串并轉換部分的時鐘生成多個具有不同相位的時鐘，其中所述調(diào)整部分從所述具有不同相位的時鐘中，根據(jù)關于所述同步模式的所述位置的信息，選擇具有最優(yōu)相位的時鐘，該最優(yōu)相位符合由所述同步模式位置檢測部分檢測的、作為所述同步模式的所述位置的位置，以及與所述選擇的時鐘一起，輸出通過將所述并行數(shù)據(jù)與所述選擇的時鐘同步獲得的數(shù)據(jù)。
3.如權利要求2所述的相位調(diào)整電路，其中 所述串并轉換部分包括第一鎖存部分，具有用于鎖存和移位與第一時鐘同步接收的所述串行數(shù)據(jù)的多個鎖存器，以及第二鎖存部分，配置為與通過分割所述第一時鐘的頻率生成的第二時鐘同步地，鎖存在所述第一鎖存部分的所述鎖存器中鎖存的數(shù)據(jù)，并且輸出所述數(shù)據(jù)作為N條并行數(shù)據(jù)； 以及所述同步模式位置檢測部分檢測由所述第二鎖存部分輸出的、所述N條并行數(shù)據(jù)中的任一是否包括所述同步模式，根據(jù)關于包括所述同步模式的所述并行數(shù)據(jù)的檢測結果，確定所述第二時鐘的相位是超前或滯后，以及輸出同步模式位置信息到所述調(diào)整部分，以用作示出所述第二時鐘的相位是超前還是滯后的信息。
4.如權利要求3所述的相位調(diào)整電路，其中如果所述同步模式位置信息指示所述第二時鐘的相位超前預定的超前量，則所述調(diào)整部分選擇滯后對應于所述預定超前量的滯后量的時鐘，以及如果所述同步模式位置信息指示所述第二時鐘的相位滯后預定的超前量，則所述調(diào)整部分選擇超前對應于所述預定滯后量的超前量的時鐘。
5.如權利要求3所述的相位調(diào)整電路，其中通過照原樣維持所述N條并行數(shù)據(jù)的連續(xù)順序，劃界所述N條并行數(shù)據(jù)以形成多個順序組，其每個包括所述N條并行數(shù)據(jù)中的一些連續(xù)的并行數(shù)據(jù)；以及所述多相位時鐘生成器生成多個時鐘，其每個被分配給所述組的特定組，以便用作具有對所述特定組唯一的相位的時鐘。
6.一種接收裝置，包括 相位調(diào)整電路，配置為執(zhí)行功能以接收通過數(shù)據(jù)傳輸線傳播并且包括插入預定位置的同步模式的串行數(shù)據(jù)， 將所述輸入的串行數(shù)據(jù)轉換為并行數(shù)據(jù)，以及根據(jù)關于從所述并行數(shù)據(jù)作為所述同步模式的位置獲取的位置的信息，調(diào)整所述并行數(shù)據(jù)和時鐘的相位，其中，為了執(zhí)行所述功能，所述相位調(diào)整電路包括串并轉換部分，配置為響應于所述時鐘，將包括插入預定位置的同步模式的所述串行數(shù)據(jù)轉換為所述并行數(shù)據(jù)；同步模式位置檢測部分，配置為檢測由所述串并轉換部分生成的所述并行數(shù)據(jù)中的所述同步模式的位置；以及調(diào)整部分，配置為根據(jù)關于所述同步模式的所述位置的信息，調(diào)整所述并行數(shù)據(jù)和所述時鐘的相位，以符合由所述同步模式位置檢測部分檢測的、作為所述同步模式的所述位置的位置。
7.如權利要求6所述的接收裝置，其中 所述相位調(diào)整電路還包括多相位時鐘生成器，配置為基于提供到所述串并轉換部分的時鐘生成具有不同相位的多個時鐘，其中所述調(diào)整部分從所述具有不同相位的時鐘中，根據(jù)關于所述同步模式的所述位置的信息，選擇具有最優(yōu)相位的時鐘，該最優(yōu)相位符合由所述同步模式位置檢測部分檢測的、作為所述同步模式的所述位置的位置，以及與所述選擇的時鐘一起，輸出通過將所述并行數(shù)據(jù)與所述選擇的時鐘同步獲得的數(shù)據(jù)。
8.如權利要求7所述的接收裝置，其中 所述串并轉換部分包括第一鎖存部分，具有用于鎖存和移位與第一時鐘同步接收的所述串行數(shù)據(jù)的多個鎖存器，以及第二鎖存部分，配置為與通過分割所述第一時鐘的頻率生成的第二時鐘同步地，鎖存在所述第一鎖存部分的所述鎖存器中鎖存的數(shù)據(jù)，并且輸出所述數(shù)據(jù)作為N條并行數(shù)據(jù)； 以及所述同步模式位置檢測部分檢測由所述第二鎖存部分輸出的所述N條并行數(shù)據(jù)是否包括所述同步模式， 根據(jù)關于包括所述同步模式的所述并行數(shù)據(jù)的檢測結果，確定所述第二時鐘的相位是超前或滯后，以及輸出同步模式位置信息到所述調(diào)整部分，以用作示出所述第二時鐘的相位是超前還是滯后的信息。
9.如權利要求8所述的接收裝置，其中如果所述同步模式位置信息指示所述第二時鐘的相位超前預定的超前量，則所述調(diào)整部分選擇滯后對應于所述預定超前量的滯后量的時鐘，以及如果所述同步模式位置信息指示所述第二時鐘的相位滯后預定的超前量，則所述調(diào)整部分選擇超前對應于所述預定滯后量的超前量的時鐘。
10.如權利要求8所述的接收裝置，其中所述相位調(diào)整電路劃界所述N條并行數(shù)據(jù)以形成多個順序組，其每個包括所述N條并行數(shù)據(jù)中的一些連續(xù)的并行數(shù)據(jù)；以及所述多相位時鐘生成器生成多個時鐘，其每個被分配給所述組的特定組，以便用作具有對所述特定組唯一相位的時鐘。
11.一種通信系統(tǒng)，包括發(fā)送裝置，配置為通過數(shù)據(jù)傳輸線發(fā)送包括插入預定位置的同步模式的串行數(shù)據(jù)；以及接收裝置，配置為接收通過所述數(shù)據(jù)傳輸線傳播、并且包括插入預定位置的同步模式的所述串行數(shù)據(jù)，其中所述接收裝置包括相位調(diào)整電路，用于將由此接收的所述串行數(shù)據(jù)轉換為并行數(shù)據(jù)，以及根據(jù)關于從所述并行數(shù)據(jù)作為所述同步模式的位置獲取的位置的信息，調(diào)整所述并行數(shù)據(jù)和時鐘的相位，所述相位調(diào)整電路包括串并轉換部分，配置為響應于所述時鐘，將包括插入預定位置的同步模式的所述串行數(shù)據(jù)轉換為所述并行數(shù)據(jù)；同步模式位置檢測部分，配置為檢測由所述串并轉換部分生成的所述并行數(shù)據(jù)中的所述同步模式的位置；以及調(diào)整部分，配置為根據(jù)關于所述同步模式的所述位置的信息，調(diào)整所述并行數(shù)據(jù)和所述時鐘的相位，以符合由所述同步模式位置檢測部分檢測的、作為所述同步模式的所述位置的位置。全文摘要
本發(fā)明公開了相位調(diào)整電路、接收裝置和通信系統(tǒng)。一種相位調(diào)整電路，包括串并轉換部分，配置為響應于時鐘，將包括插入預定位置的同步模式的串行數(shù)據(jù)轉換為并行數(shù)據(jù)；同步模式位置檢測部分，配置為檢測由所述串并轉換部分生成的所述并行數(shù)據(jù)中的所述同步模式的位置；以及調(diào)整部分，配置為根據(jù)關于所述同步模式的所述位置的信息，調(diào)整所述并行數(shù)據(jù)和所述時鐘的相位，以符合由所述同步模式位置檢測部分檢測的、作為所述同步模式的所述位置的位置。
文檔編號H04L7/00GK102404101SQ20111027398
公開日2012年4月4日 申請日期2011年9月15日 優(yōu)先權日2010年9月15日
發(fā)明者田中智一, 諸橋英雄, 飯塚浩 申請人:索尼公司