專利名稱：基于set/mos混合結(jié)構(gòu)的二進(jìn)制碼-格雷碼轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及集成電路技術(shù)領(lǐng)域，特別是一種由納米器件組成的基于SET/M0S混合結(jié)構(gòu)的ニ進(jìn)制碼-格雷碼轉(zhuǎn)換器。
背景技術(shù)：
格雷碼不同于ニ進(jìn)制碼，其相鄰兩個(gè)數(shù)之間只有一位不同。這個(gè)特性使格雷碼在數(shù)字電路中得到廣泛的應(yīng)用。在有限狀態(tài)機(jī)中，較典型的是沿相鄰的狀態(tài)而變動(dòng)，通過格雷碼的使用可以減少狀態(tài)的轉(zhuǎn)換次數(shù)，節(jié)省功耗。在存儲(chǔ)器的地址中，也是利用了格雷碼的相鄰兩個(gè)碼之間只有一位不同的特性，減少了狀態(tài)變換，從而降低了電路的動(dòng)態(tài)功耗。由于傳統(tǒng)的電路均以ニ進(jìn)制碼為主，因此在實(shí)際設(shè)計(jì)時(shí)需要將ニ進(jìn)制碼轉(zhuǎn)換為格雷碼。傳統(tǒng)的基于CMOS器件設(shè)計(jì)的ニ進(jìn)制碼-格雷碼轉(zhuǎn)換器需要消耗較多的晶體管，功耗較大，集成度不 高。隨著集成電路性能要求的不斷提高，傳統(tǒng)的ニ進(jìn)制碼-格雷碼轉(zhuǎn)換器已經(jīng)滿足不了電路性能的要求。
發(fā)明內(nèi)容本實(shí)用新型的目的是提供一種基于SET/M0S混合結(jié)構(gòu)的ニ進(jìn)制碼-格雷碼轉(zhuǎn)換器。本實(shí)用新型采用以下方案實(shí)現(xiàn)一種基于SET/M0S混合結(jié)構(gòu)的ニ進(jìn)制碼-格雷碼轉(zhuǎn)換器，其特征在于包括第一、ニ、三、四信號輸入端以及第一、ニ、三ニ輸入SET/M0S混合電路；所述第一信號輸入端與所述第一 SET/M0S混合電路的第一輸入端連接；所述第二信號輸入端與所述第一 SET/M0S混合電路的第二輸入端以及所述第二 SET/M0S混合電路的第ー輸入端連接；所述第三信號輸入端與所述第二 SET/M0S混合電路的第二輸入端以及所述第三SET/M0S混合電路的第一輸入端連接；所述第四信號輸入端與所述第三SET/M0S混合電路的第二輸入端連接。本實(shí)用新型一實(shí)施例中，所述的SET/M0S混合電路包括一PMOS管，其源極接電源端Vdd ; — NMOS管，其漏極與所述PMOS管的漏極連接；以及ー SET管，其與所述NMOS管的源極連接。本實(shí)用新型提出的ニ進(jìn)制碼-格雷碼轉(zhuǎn)換器電路結(jié)構(gòu)簡單，僅消耗3個(gè)PMOS管，3個(gè)NMOS管和3個(gè)SET。輸入輸出電壓間具有較好的兼容性，輸出電壓擺幅為O. 71V，有利于驅(qū)動(dòng)下級電路，進(jìn)行集成化的設(shè)計(jì)。整個(gè)電路的平均功耗僅為19.9nW。與傳統(tǒng)的基于CMOS技術(shù)的ニ進(jìn)制碼-格雷碼轉(zhuǎn)換器相比，電路功耗明顯下降，管子數(shù)目得到了一定的減少，電路結(jié)構(gòu)得到了進(jìn)ー步的簡化。該ニ進(jìn)制碼-格雷碼轉(zhuǎn)換器能夠作為接ロ電路，在有限狀態(tài)機(jī)，存儲(chǔ)器等電路中得到應(yīng)用，有利于進(jìn)一步降低電路功耗，節(jié)省芯片面積，提聞電路的集成度。

[0007]圖I為本實(shí)用新型基于SET/M0S混合結(jié)構(gòu)的ニ進(jìn)制碼-格雷碼轉(zhuǎn)換器原理圖。圖2為本實(shí)用新型ニ輸入的SET/M0S混合電路原理圖。圖3為本實(shí)用新型ニ輸入SET/M0S混合電路實(shí)現(xiàn)的異或功能仿真曲線。圖4a和圖4b為本實(shí)用新型ニ進(jìn)制碼-格雷碼轉(zhuǎn)換器的仿真特性曲線。
具體實(shí)施方式
以下結(jié)合附圖及實(shí)施例對本實(shí)用新型做進(jìn)ー步說明。如圖I所示，一種基于SET/M0S混合結(jié)構(gòu)的ニ進(jìn)制碼-格雷碼轉(zhuǎn)換器，其特征在于包括第一、ニ、三、四信號輸入端以及第一、ニ、三ニ輸入SET/M0S混合電路；所述第一信號輸入端與所述第一 SET/M0S混合電路的第一輸入端連接；所述第二信號輸入端與所述第一 SET/M0S混合電路的第二輸入端以及所述第二 SET/M0S混合電路的第一輸入端連接；所 述第三信號輸入端與所述第二 SET/M0S混合電路的第二輸入端以及所述第三SET/M0S混合電路的第一輸入端連接；所述第四信號輸入端與所述第三SET/M0S混合電路的第二輸入端連接。本實(shí)用新型采用單電子晶體管(Single electron transistor, SET)和MOS管相混合的方式進(jìn)行ニ進(jìn)制碼-格雷碼轉(zhuǎn)換器的設(shè)計(jì)。單電子晶體管作為新一代電子器件，以其超低功耗和超小尺寸等優(yōu)點(diǎn)備受關(guān)注。單電子晶體管具有庫侖阻塞、庫侖振蕩、相移等特性，被認(rèn)為是制造下一代低功耗、高密度超大規(guī)模集成電路的理想器件。單電子晶體管能夠與CMOS硅エ藝相兼容，SET/M0S混合電路同時(shí)具備SET和MOS管的優(yōu)越性能，表現(xiàn)出極低的功耗、超小的器件尺寸、較強(qiáng)的驅(qū)動(dòng)能力和較大的輸出擺幅，在多值邏輯電路、模數(shù)/數(shù)模轉(zhuǎn)換器電路、存儲(chǔ)器電路等方面得到了廣泛的應(yīng)用。本實(shí)用新型多位ニ進(jìn)制碼(B)與格雷碼(G)之間的轉(zhuǎn)換邏輯如式(I)所示，其中Bn=0。ニ進(jìn)制碼與格雷碼之間的轉(zhuǎn)換僅由異或邏輯即可實(shí)現(xiàn)。本實(shí)用新型基于SET/M0S混合電路，設(shè)計(jì)了四位的ニ進(jìn)制碼-格雷碼轉(zhuǎn)換器。四位ニ進(jìn)制碼-格雷碼轉(zhuǎn)換器需要三個(gè)異或邏輯門。Gi = Bi Bi+1 (i=0, I, . . . , n_l)(I)ニ輸入的SET/MOS混合電路如圖2所示。該電路由I個(gè)PMOS管，I個(gè)NMOS管和I個(gè)ニ輸入的SET串聯(lián)而成。電路中PMOS管作為恒流源為整個(gè)電路提供偏置電流。由于SET正常工作的電流很小，一般為nA數(shù)量級，所以PMOS管偏置在亞閾值區(qū)。NMOS管的柵極偏壓Vng是固定的，其值略大于NMOS管的閾值電壓Vth,使SET的漏極電壓固定為Vng-Vth。柵壓Va，Vb通過電容耦合到庫侖島上。通過設(shè)置合適的電路參數(shù)，該ニ輸入的SET/M0S混合電路能夠?qū)崿F(xiàn)異或的邏輯功能，其異或邏輯的仿真特性曲線如圖3所示。由圖3可知，對于輸入信號Va，Vb，輸出只有在兩個(gè)輸入電平不相同時(shí)才為高電平，否則均為低電平。因此，ニ輸入的SET/M0S混合電路能夠?qū)崿F(xiàn)異或的邏輯功能。本實(shí)用新型采用SET與MOS管混合仿真的方法，利用HSPICE仿真器對本實(shí)用新型提出的ニ進(jìn)制碼-格雷碼轉(zhuǎn)換器進(jìn)行了功能的仿真驗(yàn)證。SET的模型是目前廣泛使用、精度高的宏模型(Compact macromodel)。該模型以子電路的形式定義在SPICE中。MOS管的模型使用目前公認(rèn)的22nm的預(yù)測技術(shù)模型(Predictive technology model)。在ニ進(jìn)制碼-格雷碼轉(zhuǎn)換器中，兩個(gè)異或門具有相同的仿真參數(shù)。在電路中，電源電壓Vdd設(shè)置為O.80V, PMOS管和NMOS管的寬長比(W/L)均設(shè)為1/3，主要的電路仿真參數(shù)如表一所示。
權(quán)利要求1.一種基于SET/MOS混合結(jié)構(gòu)的ニ進(jìn)制碼-格雷碼轉(zhuǎn)換器，其特征在于包括第一、ニ、三、四信號輸入端以及第一、ニ、三ニ輸入SET/M0S混合電路； 所述第一信號輸入端與所述第一 SET/M0S混合電路的第一輸入端連接； 所述第二信號輸入端與所述第一 SET/M0S混合電路的第二輸入端以及所述第二 SET/MOS混合電路的第一輸入端連接； 所述第三信號輸入端與所述第二 SET/M0S混合電路的第二輸入端以及所述第三SET/MOS混合電路的第一輸入端連接； 所述第四信號輸入端與所述第三SET/M0S混合電路的第二輸入端連接。
2.根據(jù)權(quán)利要求I所述的基于SET/M0S混合結(jié)構(gòu)的ニ進(jìn)制碼-格雷碼轉(zhuǎn)換器，其特征在于所述的SET/M0S混合電路包括 一 PMOS管，其源極接電源端Vdd ； 一 NMOS管，其漏極與所述PMOS管的漏極連接；以及 一 SET管，其與所述NMOS管的源極連接。
專利摘要本實(shí)用新型涉及集成電路技術(shù)領(lǐng)域，特別是一種基于SET/MOS混合結(jié)構(gòu)的二進(jìn)制碼-格雷碼轉(zhuǎn)換器，其包括四信號輸入端以及三個(gè)二輸入SET/MOS混合電路，僅消耗3個(gè)PMOS管，3個(gè)NMOS管和3個(gè)SET。整個(gè)電路的平均功耗僅為19.9nW。輸入輸出電壓具有較好的兼容性，具有較大的輸出擺幅，有利于驅(qū)動(dòng)下一級的電路，能夠與其它電路進(jìn)行集成設(shè)計(jì)。與傳統(tǒng)基于CMOS器件的二進(jìn)制碼-格雷碼轉(zhuǎn)換器相比，電路功耗明顯下降，管子數(shù)目得到了一定的減少，電路結(jié)構(gòu)得到了進(jìn)一步的簡化。該二進(jìn)制碼-格雷碼轉(zhuǎn)換器能夠作為接口電路，在有限狀態(tài)機(jī)、存儲(chǔ)器等電路中得到應(yīng)用，有利于進(jìn)一步降低電路功耗，節(jié)省芯片面積，提高電路的集成度。
文檔編號H03K19/0175GK202435377SQ201220001488
公開日2012年9月12日 申請日期2012年1月5日 優(yōu)先權(quán)日2012年1月5日
發(fā)明者何明華, 陳壽昌, 陳錦鋒, 魏榕山 申請人:福州大學(xué)