專利名稱：一種格雷碼編碼的并行設計電路的制作方法
技術領域：
本發(fā)明涉及ー種格雷碼編碼設計電路，尤其涉及ー種格雷碼編碼的并行設計電路。
背景技術：
在數(shù)字系統(tǒng)中只能識別0和1，各種數(shù)據(jù)要轉換為ニ進制代碼才能進行處理。格雷碼(Gray碼)又叫循環(huán)ニ進制碼或反射ニ進制碼，它是ー種無權碼，采用絕對編碼方式。典型格雷碼是ー種具有反射特性和循環(huán)特性的單步自補碼，它的循環(huán)、單步特性消除了隨機取數(shù)時出現(xiàn)重大誤差的可能，它的反射、自補特性使得求反非常方便。格雷碼屬于可靠性編碼，是ー種錯誤最小化的編碼方式。自然ニ進制碼可以直接由數(shù)/模轉換器轉換成模擬信號。但在某些情況下，例如從十進制的3轉換成4時ニ進制碼的每一位都要變，使數(shù)字電路產生很大的尖峰電流脈沖。 格雷碼則沒有這ー缺點，它是ー種數(shù)字排序系統(tǒng)，其中的所有相鄰整數(shù)在它們的數(shù)字表示中只有ー個數(shù)字不同。因此它在任意兩個相鄰的數(shù)之間轉換時，只有一個數(shù)位發(fā)生變化，大大地減少了由一個狀態(tài)到下一個狀態(tài)時邏輯的混淆。另外由于最大數(shù)與最小數(shù)之間也僅一個數(shù)不同，故通常又叫格雷反射碼或循環(huán)碼。基于該特性，格雷碼目前大量應用于數(shù)模轉換以及異步FIFO等電路中。傳統(tǒng)的格雷碼編碼采用查表的方式來實現(xiàn)的，隨著格雷碼編碼位寬的增加，其所帶來的資源開銷越來越大，嚴重影響到芯片設計的面積及功耗。為能有效降低芯片面積和功耗，本發(fā)明g在提供ー種并行設計方法，降低芯片面積和功耗同時能滿足電路需求。
發(fā)明內容
本發(fā)明目的提供一種格雷碼編碼的并行設計電路，采用多個異或運算單元組合實現(xiàn)電路設計。通過本發(fā)明提供的電路解決方案，能夠有效降低格雷碼編碼的并行電路設計芯片的面積，同時有效降低芯片功耗，滿足應用需求。一種格雷碼編碼的并行設計電路，由多個異或運算單元構成。異或運算單元用于進行異或運算，本發(fā)明提供的設計電路采用八個異或運算單元，輸入位寬為8比持。八個異或運算模単元采樣外部輸入的八位數(shù)據(jù)，同時進行異或運算并產生運算結果。整個設計電路由各組合電路構成，并行傳輸?shù)臄?shù)據(jù)能夠同時完成運算并輸出結果。
圖I本發(fā)明提供的格雷碼編碼的并行設計電路結構圖具體實施方案以下結合附圖對本發(fā)明提供的格雷碼編碼的并行設計電路進行詳細的描述。圖I給出了格雷碼編碼的并行設計電路的基本結構圖。如圖I中所示，八個異或運算單元XOR分別為異或X0R0、異或X0R1、異或X0R2、異或X0R3、異或X0R4、異或X0R5、異或X0R6以及異或X0R7。由八個異或XOR運算單元采樣外部輸入的八位數(shù)據(jù)，同時進行異或
運算并廣生運算結果。把外部輸入的并行數(shù)據(jù)din[7:0]分別按位輸入到不同的異或XOR単元。其中，din
表示din [7:0]中的第I位數(shù)據(jù)，din [I]表示din [7:0]中的第2位數(shù)據(jù),din [2]表示din [7:0]中的第3位數(shù)據(jù)，din [3]表示din [7:0]中的第4位數(shù)據(jù)，din [4]表示din [7:0]中的第5位數(shù)據(jù)，din [5]表示din [7:0]中的第6位數(shù)據(jù)，din [6]表示din [7:0]中的第7位數(shù)據(jù)，din[7]表示din[7:0]中的第8位數(shù)據(jù)。通過與后一位輸入數(shù)據(jù)進行異或運算，產 生出當前這一位的輸出結果，并通過dout [7:0]輸出。其中，dout
表示dout[7:0]中的第I位數(shù)據(jù)，dout [I]表示dout [7:0]中的第2位數(shù)據(jù)，dout [2]表示dout [7:0]中的第3位數(shù)據(jù)，dout [3]表示dout [7:0]中的第4位數(shù)據(jù)，dout [4]表示dout [7:0]中的第5位數(shù)據(jù)，dout [5]表示dout [7:0]中的第6位數(shù)據(jù)，dout [6]表示dout [7:0]中的第7位數(shù)據(jù)，dout [7]表示dout [7:0]中的第8位數(shù)據(jù)。
權利要求
1.一種格雷碼編碼的并行設計電路，其特征在于所述電路由異或運算單元組合構成。
2.如權利要求I所述的ー種格雷碼編碼的并行設計電路，其特征在于所述電路的異或運算單元為八個。
3.如權利要求I所述的ー種格雷碼編碼的并行設計電路，其特征在于所述電路輸入位寬為八比特。
4.如權利要求I所述的ー種格雷碼編碼的并行設計電路，其特征在于所述八個異或運算單元采樣外部輸入的八位數(shù)據(jù)，同時進行異或運算產生運算結果。
全文摘要
本發(fā)明提供一種格雷碼編碼的并行設計電路，采用多個異或運算單元組合實現(xiàn)電路設計模式，多個異或運算單元同時進行異或運算并產生運算結果。整個設計電路由各組合電路構成，并行傳輸?shù)臄?shù)據(jù)能夠同時完成運算并輸出結果。通過本發(fā)明提供的電路解決方案，能夠有效降低格雷碼編碼的并行電路設計芯片的面積，同時有效降低芯片功耗，滿足應用需求。
文檔編號H03M13/15GK102655414SQ20111005236
公開日2012年9月5日 申請日期2011年3月4日 優(yōu)先權日2011年3月4日
發(fā)明者左耀華 申請人:上海華虹集成電路有限責任公司