格雷碼計(jì)數(shù)器裝置制造方法
【專利摘要】本實(shí)用新型揭示一種格雷碼計(jì)數(shù)器裝置，至少包括累加器和計(jì)數(shù)器，其中累加器是使用組合電路實(shí)現(xiàn)的，其編碼類型為格雷編碼，而計(jì)數(shù)器是使用寄存器時(shí)序電路實(shí)現(xiàn)，累加器連接于計(jì)數(shù)器，并且計(jì)數(shù)器會(huì)反饋輸出到累加器的輸入，累加器把當(dāng)前計(jì)數(shù)器的值在格雷碼域作累加處理之后將處理結(jié)果輸出至計(jì)數(shù)器保存，如此不需要二進(jìn)制與格雷碼的互換，從而解決現(xiàn)有技術(shù)中延時(shí)較大及結(jié)構(gòu)復(fù)雜的問(wèn)題。
【專利說(shuō)明】格雷碼計(jì)數(shù)器裝置【【技術(shù)領(lǐng)域】】
[0001]本實(shí)用新型涉及一種格雷碼計(jì)數(shù)器裝置，特別是指使用組合電路格雷碼累加器和時(shí)序電路寄存器實(shí)現(xiàn)同步時(shí)鐘計(jì)數(shù)器的裝置。
【【背景技術(shù)】】
[0002]現(xiàn)有的計(jì)數(shù)器是基于二進(jìn)制域的加法器，其中一個(gè)加數(shù)固定為1，做累加實(shí)現(xiàn)，通常使用的實(shí)現(xiàn)方法是逐位行波加法器，或者超前進(jìn)位加法器。他們?cè)趯?shí)現(xiàn)上都有一些限制，或者時(shí)序限制和位寬成正比，或者是硬件資源和位寬成線性關(guān)系。
[0003]很多時(shí)候，計(jì)數(shù)器的輸出值還需要做跨時(shí)鐘域傳送。這就需要把二進(jìn)制先轉(zhuǎn)換為格雷碼，用寄存器鎖存以后才能通過(guò)兩組寄存器去除亞穩(wěn)態(tài)實(shí)現(xiàn)跨時(shí)鐘域。這又大大增加了硬件資源和延時(shí)響應(yīng)。
[0004]請(qǐng)參閱圖1所示，為傳統(tǒng)解決方案應(yīng)用圖，其中由于格雷編碼在跨時(shí)鐘域的數(shù)據(jù)傳遞穩(wěn)定性更好，所以圖1中最左邊的累加器使用常規(guī)的二進(jìn)制編碼時(shí)，需要先通過(guò)二進(jìn)制到格雷碼轉(zhuǎn)換器轉(zhuǎn)換為格雷碼，然后送到格雷碼寄存器，準(zhǔn)備從第一時(shí)鐘跨時(shí)鐘域傳遞到第二時(shí)鐘域；在第二時(shí)鐘域，通過(guò)兩級(jí)同步得到穩(wěn)定值后并存儲(chǔ)在第二寄存器中，這時(shí)候還是格雷編碼，還得通過(guò)格雷碼到二進(jìn)制(cary_t0_binaray)轉(zhuǎn)換器轉(zhuǎn)換為常規(guī)的二進(jìn)制編碼并存儲(chǔ)于二進(jìn)制寄存器中，才能送入比較器(comparor)與閥值寄存器中設(shè)定的閥值(threshold)進(jìn)行比較，得到標(biāo)志位(flag)并存儲(chǔ)在標(biāo)志寄存器中。此種方式的不足之處有:其需要格雷碼和 二進(jìn)制之間的相互轉(zhuǎn)換，結(jié)構(gòu)復(fù)雜，硬件結(jié)構(gòu)不易實(shí)現(xiàn)，不利于減少硬件資源和延時(shí)響應(yīng)。
【實(shí)用新型內(nèi)容】
[0005]本實(shí)用新型的目的在于提供一種格雷碼計(jì)數(shù)器裝置，用以解決現(xiàn)有技術(shù)的二進(jìn)制計(jì)數(shù)器需要二進(jìn)制與格雷碼的互換引入較大延時(shí)及結(jié)構(gòu)復(fù)雜的問(wèn)題。
[0006]為實(shí)現(xiàn)上述目的，實(shí)施本實(shí)用新型的格雷碼計(jì)數(shù)器裝置至少包括累加器和計(jì)數(shù)器，其中累加器是使用組合電路實(shí)現(xiàn)的，其編碼類型為格雷編碼，而計(jì)數(shù)器是使用寄存器時(shí)序電路實(shí)現(xiàn)，累加器連接于計(jì)數(shù)器，并且計(jì)數(shù)器會(huì)反饋輸出到累加器的輸入，累加器把當(dāng)前計(jì)數(shù)器的值在格雷碼域作累加處理之后將處理結(jié)果輸出至計(jì)數(shù)器保存，并且格雷碼計(jì)數(shù)器裝置還包括串接的第一與第二寄存器，第一寄存器與計(jì)數(shù)器連接，該第一與第二寄存器工作時(shí)鐘是第二時(shí)鐘，這二級(jí)寄存器均是采用寄存器時(shí)序電路實(shí)現(xiàn)。
[0007]依據(jù)上述主要特征，累加器的位寬是參數(shù)化定義的。
[0008]依據(jù)上述主要特征，計(jì)數(shù)器工作時(shí)鐘是第一時(shí)鐘。
[0009]與現(xiàn)有技術(shù)相比較，實(shí)施本實(shí)用新型的格雷碼計(jì)數(shù)器裝置僅使用通用邏輯硬件即可實(shí)現(xiàn)格雷碼域的累加計(jì)數(shù)，不需要格雷碼和二進(jìn)制的相互轉(zhuǎn)換；并且累加器是通過(guò)純組合電路實(shí)現(xiàn)，硬件結(jié)構(gòu)易于實(shí)現(xiàn)；硬件實(shí)現(xiàn)的時(shí)序限制和硬件資源都是和位寬為對(duì)數(shù)關(guān)系，增長(zhǎng)較慢；而且無(wú)須作二進(jìn)制與格雷碼的互換，減少了硬件資源和延時(shí)響應(yīng)；同時(shí)，位寬可參數(shù)定義，增加了靈活性，因此輸出是格雷碼表示的二進(jìn)制數(shù)，而且是嚴(yán)格按照同步工作時(shí)鐘輸出的，可以滿足嵌入式系統(tǒng)復(fù)雜應(yīng)用的需要。
【【專利附圖】

【附圖說(shuō)明】】
[0010]圖1為實(shí)施傳統(tǒng)計(jì)數(shù)器裝置的應(yīng)用示意圖。
[0011]圖2為實(shí)施本實(shí)用新型格雷碼計(jì)數(shù)器裝置的硬件原理示意圖。
[0012]圖3為實(shí)施本實(shí)用新型格雷碼計(jì)數(shù)器裝置的具體實(shí)施例的應(yīng)用示意圖。
【【具體實(shí)施方式】】
[0013]請(qǐng)參閱圖2所示，為實(shí)施本實(shí)用新型格雷碼計(jì)數(shù)器裝置的硬件原理示意圖，其中該格雷碼計(jì)數(shù)器裝置包括一累加器與計(jì)數(shù)器，其中累加器是使用組合電路實(shí)現(xiàn)的，其編碼類型為格雷編碼，并且其數(shù)據(jù)寬度是參數(shù)化，可以自定義的。而計(jì)數(shù)器是使用寄存器時(shí)序電路實(shí)現(xiàn)，其工作時(shí)鐘是第一時(shí)鐘，在本實(shí)施例中為32KHz。其中累加器連接于計(jì)數(shù)器，并且計(jì)數(shù)器會(huì)反饋輸出到累加器的輸入，累加器把當(dāng)前計(jì)數(shù)器的值在格雷碼域作累加處理之后將處理結(jié)果輸出至計(jì)數(shù)器保存。
[0014]另外，實(shí)施本實(shí)用新型的格雷碼計(jì)數(shù)器裝置還包括串接的第一與第二寄存器，第一寄存器與計(jì)數(shù)器連接，該第一與第二寄存器工作時(shí)鐘是第二時(shí)鐘，在本實(shí)施例中為48MHz,因?yàn)榈谝粫r(shí)鐘與第二時(shí)鐘不同，所以在跨時(shí)鐘域的同步中，需要使用第一與第二兩級(jí)寄存器進(jìn)行同步，并且這二級(jí)寄存器均是采用寄存器時(shí)序電路實(shí)現(xiàn)。
[0015]在從第一時(shí)鐘到第二時(shí)鐘的傳遞過(guò)程中，計(jì)數(shù)器和第一、第二寄存器之間必須是直接電連接，不能再加入組合電路，最后得到的第二寄存器中的值是第二時(shí)鐘域的穩(wěn)定寄存器，其編碼類型為格雷編碼。
[0016]請(qǐng)參閱圖3所示，為實(shí)施本實(shí)用新型格雷碼計(jì)數(shù)器裝置的具體實(shí)施例的應(yīng)用示意圖，與圖1所示的常規(guī)的二進(jìn)制編碼相比，此方案不但去掉了二進(jìn)制到格雷碼轉(zhuǎn)換器(binary_to_gray )和格雷碼到二進(jìn)制轉(zhuǎn)換器(cary_to_binary )組合電路模塊,而且減少了格雷碼到二進(jìn)制轉(zhuǎn)換器與比較器之間的二進(jìn)制寄存器，性能會(huì)更好。
[0017]由上述的敘述可知，實(shí)施本實(shí)用新型格雷碼計(jì)數(shù)器裝置所包括的格雷碼累加器及寄存器等功能模塊，不但節(jié)省硬件資源，時(shí)序限制也更加寬松，而且減少了一組時(shí)序寄存器(即圖1中所示的二進(jìn)制寄存器)以后，性能也有所提升。特別是在硬件架構(gòu)設(shè)計(jì)完成后，還可以針對(duì)不同的應(yīng)用場(chǎng)合用參數(shù)重新配置累加器位寬，得到不同的產(chǎn)品，從而更能滿足設(shè)計(jì)的彈性需要。
[0018]可以理解的是，對(duì)本領(lǐng)域普通技術(shù)人員來(lái)說(shuō)，可以根據(jù)本實(shí)用新型的技術(shù)方案及其實(shí)用新型構(gòu)思加以等同替換或改變，而所有這些改變或替換都應(yīng)屬于本實(shí)用新型所附的權(quán)利要求的保護(hù)范圍。
【權(quán)利要求】
1.一種格雷碼計(jì)數(shù)器裝置，至少包括累加器和計(jì)數(shù)器，其特征在于:累加器是使用組合電路實(shí)現(xiàn)的，其編碼類型為格雷編碼，而計(jì)數(shù)器是使用寄存器時(shí)序電路實(shí)現(xiàn)，累加器連接于計(jì)數(shù)器，并且計(jì)數(shù)器會(huì)反饋輸出到累加器的輸入，累加器把當(dāng)前計(jì)數(shù)器的值在格雷碼域作累加處理之后將處理結(jié)果輸出至計(jì)數(shù)器保存，并且該格雷碼計(jì)數(shù)器裝置還包括串接的第一與第二寄存器，第一寄存器與計(jì)數(shù)器連接，該第一與第二寄存器工作時(shí)鐘是第二時(shí)鐘，這二級(jí)寄存器均是采用寄存器時(shí)序電路實(shí)現(xiàn)。
2.如權(quán)利要求1所述的格雷碼計(jì)數(shù)器裝置，其特征在于:累加器的位寬是參數(shù)化定義的。
3.如權(quán)利要求1所述的格雷碼計(jì)數(shù)器裝置，其特征在于:計(jì)數(shù)器工作時(shí)鐘是第一時(shí)鐘。
【文檔編號(hào)】H03K21/00GK203457135SQ201320442627
【公開(kāi)日】2014年2月26日 申請(qǐng)日期:2013年7月24日 優(yōu)先權(quán)日:2013年7月24日
【發(fā)明者】李林, 仲亞?wèn)| 申請(qǐng)人:上海華力創(chuàng)通半導(dǎo)體有限公司