專利名稱：一種系統(tǒng)時(shí)鐘的動(dòng)態(tài)調(diào)整方法和電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種系統(tǒng)時(shí)鐘動(dòng)態(tài)調(diào)整方法和電路,具體是涉及一種SoC (System onChip，片上系統(tǒng))中系統(tǒng)時(shí)鐘的動(dòng)態(tài)調(diào)整方法和電路。
背景技術(shù)：
涉及到系統(tǒng)時(shí)鐘的動(dòng)態(tài)調(diào)整，不可避免的會(huì)使用一個(gè)概念，就是IP核(Intellectual Property core,知識(shí)產(chǎn)權(quán)核)。IP核是一段具有特定電路功能的硬件描述語(yǔ)言程序，該程序與集成電路工藝無(wú)關(guān)，可以移植到不同的半導(dǎo)體工藝中去生產(chǎn)集成電路
-H-* I I
心/T O利用IP核設(shè)計(jì)電子系統(tǒng)，引用方便，修改基本元件的功能容易。具有復(fù)雜功能和商業(yè)價(jià)值的IP核一般具有知識(shí)產(chǎn)權(quán)，盡管IP核的市場(chǎng)活動(dòng)還不規(guī)范，但是仍有許多集成電路設(shè)計(jì)公司從事IP核的設(shè)計(jì)、開(kāi)發(fā)和營(yíng)銷工作。IP核有兩種，與工藝無(wú)關(guān)的VHDL(Very-High-Speed Integrated Circuit Hardware Description Language,超高速硬件描述語(yǔ)言，IEEE-1076，簡(jiǎn)稱87版硬件描述語(yǔ)言)程序稱為軟核；具有特定電路功能的集成電路版圖稱為硬核。硬核一般不允許更改，利用硬核進(jìn)行集成電路設(shè)計(jì)難度大，但是容易成功流片。再一類IP核稱為固核。不同的IP核可能屬于不同的時(shí)鐘域，隨著SoC芯片設(shè)計(jì)復(fù)雜度的增加，基于IP核集成和片上設(shè)計(jì)自身的需要，其內(nèi)部時(shí)鐘設(shè)計(jì)越來(lái)越復(fù)雜，一個(gè)SoC芯片內(nèi)部通常存在若干個(gè)時(shí)鐘域，且存在越來(lái)越多的趨勢(shì)，那么，由時(shí)鐘網(wǎng)絡(luò)引起的系統(tǒng)動(dòng)態(tài)管理成為近年來(lái)研究的重點(diǎn)。通常，一顆SoC芯片的工作狀態(tài)變化很大，在一些應(yīng)用中可能需要所有的片上模塊協(xié)同工作，而在另一些應(yīng)用中可能僅需要其中的部分模塊工作，這就會(huì)涉及到動(dòng)態(tài)的開(kāi)關(guān)芯片內(nèi)部模塊的時(shí)鐘，并動(dòng)態(tài)的配置芯片內(nèi)部模塊的時(shí)鐘頻率，且不同的時(shí)鐘域可能在不同的時(shí)間段內(nèi)還存在不同的工作模式，工作模式之間的轉(zhuǎn)換對(duì)系統(tǒng)時(shí)鐘的調(diào)整影響也會(huì)很大。因此,系統(tǒng)時(shí)鐘調(diào)整的方法對(duì)SoC性能的影響會(huì)非常大。在SoC上，工作時(shí)鐘源自其內(nèi)部集成的鎖相環(huán)(PLL，Phase Locked Loop)，圖I表示鎖相環(huán)的電氣原理，它可以對(duì)外部的晶振輸入時(shí)鐘進(jìn)行鑒相，濾波，壓控振蕩等實(shí)現(xiàn)芯片需要的頻率時(shí)鐘。由于觸發(fā)器和鎖存器是時(shí)序電路的基本存儲(chǔ)單元，這種模擬電路的結(jié)構(gòu)屬性導(dǎo)致從改變到穩(wěn)定輸出，鎖相環(huán)會(huì)經(jīng)歷一個(gè)不穩(wěn)定輸出的狀態(tài)，稱為亞穩(wěn)態(tài)，并且這一狀態(tài)是不可控的。如，對(duì)于一個(gè)觸發(fā)器，在時(shí)鐘觸發(fā)沿前，數(shù)據(jù)必須保持一個(gè)setup時(shí)間不變，并且在時(shí)鐘觸發(fā)沿后數(shù)據(jù)也必須保持一個(gè)hold的時(shí)間不變，若輸入數(shù)據(jù)的保持時(shí)間不能滿足setup或hold需求，則觸發(fā)器判決錯(cuò)誤，不能正確將數(shù)據(jù)存儲(chǔ)，這是觸發(fā)器輸出處于隨機(jī)的O或者I的不穩(wěn)定狀態(tài)。針對(duì)亞穩(wěn)態(tài)，當(dāng)進(jìn)行跨時(shí)鐘域操作時(shí),鎖相環(huán)會(huì)預(yù)留一個(gè)powerdown (電源中斷)的接口來(lái)避免不穩(wěn)定輸出，或者提供一個(gè)lock (鎖定)信號(hào)，標(biāo)志鎖相環(huán)進(jìn)入穩(wěn)定狀態(tài)。然而，在時(shí)鐘的頻率進(jìn)行改變時(shí)，鎖相環(huán)自身并不穩(wěn)定，為保證時(shí)鐘質(zhì)量，芯片都需要兩個(gè)時(shí)鐘源，也就是晶振時(shí)鐘和鎖相環(huán)時(shí)鐘。當(dāng)需要進(jìn)行時(shí)鐘配置時(shí)，PLL就進(jìn)入了一個(gè)不穩(wěn)定的狀態(tài)，這個(gè)狀態(tài)的時(shí)鐘質(zhì)量是無(wú)法保證的(甚至帶有毛刺)，這對(duì)整個(gè)芯片的影響是非常大的，此時(shí)一般需要首先將工作時(shí)鐘切換到外部晶振時(shí)鐘域上，然后再配置鎖相環(huán)，當(dāng)確保鎖相環(huán)穩(wěn)定輸出后，再把時(shí)鐘切回到鎖相環(huán)新的輸出時(shí)鐘。這樣的增加了 CPU的負(fù)擔(dān)，而且對(duì)于不同的PLL實(shí)時(shí)性很差一有的PLL通過(guò)lock信號(hào)指示時(shí)鐘穩(wěn)定，有的PLL必須等待固定的時(shí)間才能保證時(shí)鐘的穩(wěn)定。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于提供一種基于硬件實(shí)現(xiàn)的系統(tǒng)時(shí)鐘的動(dòng)態(tài)調(diào)整方法和電路，這種電路依據(jù)鎖相環(huán)的工作原理，保證系統(tǒng)時(shí)鐘的可靠性，并降低CPU的負(fù)擔(dān)。依據(jù)本發(fā)明一個(gè)方面的一種系統(tǒng)時(shí)鐘的動(dòng)態(tài)調(diào)整電路，應(yīng)用于SoC,包括
配置電路，控制鎖相環(huán)的配置寄存器，以在該配置寄存器發(fā)生寫(xiě)操作時(shí)，產(chǎn)生一個(gè)標(biāo)志
信號(hào);
跨時(shí)鐘域同步器，連接所述讀電路，以把所述標(biāo)志信號(hào)同步鎖相環(huán)時(shí)鐘域；
門控電路，該門控電路的門極連接所述跨時(shí)鐘域同步器，而主控輸入端子連接鎖相環(huán)時(shí)鐘輸出信號(hào)端；
控制計(jì)數(shù)器，連接在跨時(shí)鐘域同步器或其前級(jí)電路，以在所述寫(xiě)操作對(duì)應(yīng)的鎖相環(huán)模式變換結(jié)束時(shí)，控制前級(jí)對(duì)應(yīng)的標(biāo)志信號(hào)的翻轉(zhuǎn)。依據(jù)本發(fā)明另一個(gè)方面的一種系統(tǒng)時(shí)鐘的動(dòng)態(tài)調(diào)整方法，應(yīng)用于SoC，包括以下步驟
1)在配置時(shí)鐘域當(dāng)鎖相環(huán)的配置寄存器發(fā)生寫(xiě)操作時(shí)，生成一個(gè)標(biāo)志信號(hào)；
2)把所述標(biāo)志信號(hào)同步到鎖相環(huán)時(shí)鐘域；
4)經(jīng)由一門控電路輸出的鎖相環(huán)時(shí)鐘輸出信號(hào)受控于被同步到鎖相環(huán)時(shí)鐘域的所述標(biāo)志信號(hào)而關(guān)斷；
5)在所述寫(xiě)操作對(duì)應(yīng)的鎖相環(huán)模式變換結(jié)束時(shí)，控制所述標(biāo)志信號(hào)的翻轉(zhuǎn)。依據(jù)本發(fā)明，通過(guò)對(duì)鎖相環(huán)配置寄存器配置操作的讀取來(lái)關(guān)斷鎖相環(huán)時(shí)鐘輸出的方式，動(dòng)態(tài)設(shè)置鎖相環(huán)的配置值，由硬件自動(dòng)完成鎖相環(huán)的關(guān)斷，相應(yīng)地，通過(guò)計(jì)時(shí)控制，匹配鎖相環(huán)模式變換的時(shí)間，開(kāi)啟鎖相環(huán)時(shí)鐘輸出，從而，保證了鎖相環(huán)時(shí)鐘的完整性。這種時(shí)鐘切換，由片上的硬件替換CPU來(lái)實(shí)現(xiàn)，既減輕了軟件的負(fù)擔(dān)和時(shí)序控制，提高了系統(tǒng)時(shí)鐘的可靠性，也減輕了 CPU的負(fù)擔(dān)。上述系統(tǒng)時(shí)鐘的動(dòng)態(tài)調(diào)整電路，還包括把所述讀電路連接到OSC而將所述標(biāo)志信號(hào)同步到OSC時(shí)鐘域的跨時(shí)鐘域同步電路，以控制鎖相環(huán)采樣新配置的時(shí)間。上述系統(tǒng)時(shí)鐘的動(dòng)態(tài)調(diào)整方法，通過(guò)計(jì)時(shí)控制確定鎖相環(huán)模式變換結(jié)束與否，該計(jì)時(shí)控制觸發(fā)于所述配置寄存器寫(xiě)操作信號(hào)。上述系統(tǒng)時(shí)鐘的動(dòng)態(tài)調(diào)整方法，所述計(jì)時(shí)控制通過(guò)對(duì)OSC脈沖計(jì)數(shù)的方式實(shí)現(xiàn)。上述系統(tǒng)時(shí)鐘的動(dòng)態(tài)調(diào)整方法，針對(duì)不同的鎖相環(huán)模式變換匹配相應(yīng)的計(jì)時(shí)時(shí)間。上述系統(tǒng)時(shí)鐘的動(dòng)態(tài)調(diào)整方法，把所述標(biāo)志信號(hào)同步到OSC時(shí)鐘域，控制鎖相環(huán)采樣新配置值的時(shí)間。


圖I為鎖相環(huán)原理框圖。圖2為依據(jù)本發(fā)明的一種系統(tǒng)時(shí)鐘的動(dòng)態(tài)調(diào)整的原理框圖。
具體實(shí)施例方式首先借助說(shuō)明書(shū)附圖I簡(jiǎn)述鎖相環(huán)原理，鎖相環(huán)是指一種電路或者模塊，它用在通信的接收機(jī)中對(duì)接收到的信號(hào)進(jìn)行處理，并從其中提取某個(gè)時(shí)鐘的相位信息?；蛘哒f(shuō)，對(duì)于接收到的信號(hào)，仿制一個(gè)時(shí)鐘信號(hào)，使得這兩個(gè)信號(hào)從某種角度來(lái)看是同步的(或者說(shuō)，相干的)。由于鎖定情形下(即完成捕捉后)，該仿制的時(shí)鐘信號(hào)相對(duì)于接收到的信號(hào)中的時(shí)鐘信號(hào)具有一定的相差，所以很形象地稱其為鎖相器。在圖I所示的結(jié)構(gòu)中，鑒相器用來(lái)鑒別輸入信號(hào)Ui與輸出信號(hào)Uo之間的相位差，并輸出誤差電壓Ud。Ud中的噪聲和干擾成分被低通性質(zhì)的環(huán)路濾波器濾除，形成壓控振蕩器(VCO)的控制電壓Uc。Uc作用于壓控振蕩器的結(jié)果是把它的輸出振蕩頻率fo拉向環(huán)·路輸入信號(hào)頻率fi，當(dāng)二者相等時(shí)，環(huán)路被鎖定，稱為入鎖。維持鎖定的直流控制電壓由鑒相器提供，因此鑒相器的兩個(gè)輸入信號(hào)間留有一定的相位差。在SoC中，鎖相環(huán)作為頻率合成電路，提供系統(tǒng)時(shí)鐘。如背景技術(shù)部分所述，當(dāng)前為了提高鎖相環(huán)的穩(wěn)定性，保證系統(tǒng)時(shí)鐘的質(zhì)量，芯片需要兩個(gè)時(shí)鐘源，OSC時(shí)鐘和PLL時(shí)鐘，正常模式下，PLL提供芯片所需要的時(shí)鐘，但當(dāng)PLL進(jìn)入不穩(wěn)定狀態(tài)或者發(fā)生錯(cuò)誤時(shí)，OSC時(shí)鐘可以臨時(shí)充當(dāng)工作時(shí)鐘使芯片以較低的效率工作。在系統(tǒng)工作時(shí)，經(jīng)常需要改變PLL的輸出時(shí)鐘，這時(shí)候PLL的時(shí)鐘就進(jìn)入一個(gè)短暫的不穩(wěn)定狀態(tài)，而此時(shí)的不穩(wěn)定時(shí)鐘對(duì)于芯片來(lái)說(shuō)是致命的，因此我們?cè)O(shè)計(jì)了電路控制，確保PLL的不穩(wěn)定時(shí)鐘不會(huì)影響芯片，同時(shí)也利于CPU的控制。在圖2所示的結(jié)構(gòu)中，出于OSC時(shí)鐘域的PLL控制，即產(chǎn)生PLL時(shí)鐘的基礎(chǔ)性器件。參見(jiàn)說(shuō)明書(shū)附圖2所示的結(jié)構(gòu)，包含三個(gè)時(shí)鐘域，以此為配置時(shí)鐘域，OSC時(shí)鐘域和PLL時(shí)鐘域(即鎖相環(huán)時(shí)鐘域，由該時(shí)鐘域輸出穩(wěn)定的系統(tǒng)時(shí)鐘)，在這樣的結(jié)構(gòu)中，表現(xiàn)為應(yīng)用于SoC的一種系統(tǒng)時(shí)鐘的動(dòng)態(tài)調(diào)整電路,包括
配置電路，連接鎖相環(huán)的配置寄存器，以在該配置寄存器發(fā)生寫(xiě)操作時(shí)，產(chǎn)生一個(gè)標(biāo)志信號(hào)，即通過(guò)檢測(cè)鎖相環(huán)的配置寄存器發(fā)生的寫(xiě)操作確定鎖相環(huán)模式的變化；
跨時(shí)鐘域同步器，連接所述讀電路，以把所述標(biāo)志信號(hào)同步鎖相環(huán)時(shí)鐘域，所初始獲得的標(biāo)志信號(hào)出于鎖相環(huán)的配置寄存器所處的時(shí)鐘域，在圖2所示的結(jié)構(gòu)中，標(biāo)識(shí)為配置時(shí)鐘域，在鎖相環(huán)所處的時(shí)鐘域，也就是圖2中所示的PLL時(shí)鐘域要想使用所述標(biāo)志信號(hào)，需要把所述標(biāo)志信號(hào)最終同步到鎖相環(huán)所處的時(shí)鐘域，該信號(hào)作為一個(gè)開(kāi)關(guān)量使用；
從而，配置門控電路，該門控電路控制鎖相環(huán)時(shí)鐘輸出的關(guān)斷和開(kāi)啟，那么相應(yīng)地，作為開(kāi)關(guān)量使用的所述標(biāo)志信號(hào)被同步到PLL時(shí)鐘域后，輸入到該門控電路的門極而關(guān)斷該門控電路，從而主控輸入端子連接的鎖相環(huán)時(shí)鐘輸出信號(hào)端被關(guān)斷，實(shí)現(xiàn)通過(guò)內(nèi)部產(chǎn)生的配置標(biāo)記取代鎖相環(huán)模式控制；
在上述電路的基礎(chǔ)上還應(yīng)當(dāng)配置用于所述門控電路開(kāi)啟的控制電路，簡(jiǎn)單的控制電路采用計(jì)時(shí)控制。公知的，在具體的應(yīng)用條件下，鎖相環(huán)模式轉(zhuǎn)換的所占用的時(shí)鐘周期是知的，因此，通過(guò)觸發(fā)計(jì)時(shí)器，然后技術(shù)完畢開(kāi)啟所述門控電路的方式。首先是計(jì)時(shí)器的觸發(fā)，可以由所述標(biāo)志信號(hào)觸發(fā)，也可以由寫(xiě)操作本身觸發(fā)。而關(guān)于計(jì)時(shí)，在內(nèi)部可以通過(guò)計(jì)算時(shí)鐘脈沖數(shù)進(jìn)行計(jì)時(shí)，那么就可以采用高速計(jì)數(shù)器，表示為控制計(jì)數(shù)器，連接在跨時(shí)鐘域同步器或其前級(jí)電路，以在所述寫(xiě)操作對(duì)應(yīng)的鎖相環(huán)模式變換結(jié)束時(shí)，控制前級(jí)對(duì)應(yīng)的標(biāo)志信號(hào)的翻轉(zhuǎn)，從而實(shí)現(xiàn)門控電路的開(kāi)啟，而輸出如附圖2所示的 pll_clock_gate 信號(hào)。在上述的電路結(jié)構(gòu)中，還包括把所述讀電路連接到OSC而將所述標(biāo)志信號(hào)同步到OSC時(shí)鐘域的跨時(shí)鐘域同步電路，以控制鎖相環(huán)采樣新配置的時(shí)間。由于OSC的時(shí)鐘頻率要遠(yuǎn)遠(yuǎn)低于PLL時(shí)鐘，可以保證PLL采樣新的配置值時(shí)已經(jīng)完成了對(duì)門控時(shí)鐘的關(guān)斷，這樣即便在配置PLL時(shí)出現(xiàn)不穩(wěn)定的狀態(tài)，由于后面的門控處于關(guān)斷狀態(tài)，也不會(huì)對(duì)系統(tǒng)造成影響。對(duì)于門控的開(kāi)啟，針對(duì)該結(jié)構(gòu)，內(nèi)部做了對(duì)晶振OSC的控制計(jì)數(shù)器，根據(jù)不同PLL的參數(shù)，設(shè)置不同的值控制PLL的打開(kāi)時(shí)間。在上述的系統(tǒng)時(shí)鐘動(dòng)態(tài)調(diào)整電路中，應(yīng)用一種系統(tǒng)時(shí)鐘的動(dòng)態(tài)調(diào)整方法，包括
1)在配置時(shí)鐘域當(dāng)鎖相環(huán)的配置寄存器發(fā)生寫(xiě)操作時(shí)，我們認(rèn)為鎖相環(huán)的值將要發(fā)生變化，或者說(shuō)鎖相環(huán)的模式將要發(fā)生變化，生成一個(gè)標(biāo)志信號(hào)Cfg_l0Ck_synC，用于關(guān)斷門控；
2)那么，要關(guān)斷門控，首先要把所述標(biāo)志信號(hào)同步到鎖相環(huán)時(shí)鐘域；
4)經(jīng)由一門控電路輸出的鎖相環(huán)時(shí)鐘輸出信號(hào)受控于被同步到鎖相環(huán)時(shí)鐘域的所述標(biāo)志信號(hào)而關(guān)斷；
5)在所述寫(xiě)操作對(duì)應(yīng)的鎖相環(huán)模式變換結(jié)束時(shí)，控制所述標(biāo)志信號(hào)的翻轉(zhuǎn)，實(shí)現(xiàn)鎖相環(huán)時(shí)鐘輸出的控制。在通過(guò)計(jì)時(shí)控制確定鎖相環(huán)模式變換結(jié)束與否的步驟中，該計(jì)時(shí)控制觸發(fā)于所述配置寄存器寫(xiě)操作信號(hào)。當(dāng)然，所說(shuō)的寫(xiě)操作信號(hào)可以經(jīng)過(guò)一系列的調(diào)整后而觸發(fā)，這里通過(guò)中間電路忽略的方式表達(dá)了控制鏈接。一種最直接的方式是所述計(jì)時(shí)控制通過(guò)對(duì)OSC脈沖計(jì)數(shù)的方式實(shí)現(xiàn)。且由于OSC時(shí)鐘是PLL時(shí)鐘的時(shí)鐘源，據(jù)此更容易且更可靠的進(jìn)行門控控制。為了節(jié)省資源，需要針對(duì)不同的鎖相環(huán)模式變換匹配相應(yīng)的計(jì)時(shí)時(shí)間。如前所述，鎖相環(huán)的模式變換在不同的應(yīng)用中會(huì)有不同的時(shí)鐘周期的消耗，但在確定的IC中，所消耗的時(shí)鐘周期是可以確知的，因此，通過(guò)簡(jiǎn)單的邏輯設(shè)計(jì)，就可以針對(duì)不同的PLL參數(shù)，設(shè)置不同的值而控制PLL時(shí)鐘輸出的打開(kāi)時(shí)間。進(jìn)而，把所述標(biāo)志信號(hào)同步到OSC時(shí)鐘域，控制鎖相環(huán)采樣新配置值的時(shí)間。
權(quán)利要求
1.一種系統(tǒng)時(shí)鐘的動(dòng)態(tài)調(diào)整電路，應(yīng)用于SoC，其特征在于，包括 配置電路，控制鎖相環(huán)的配置寄存器，以在該配置寄存器發(fā)生寫(xiě)操作時(shí)，產(chǎn)生一個(gè)標(biāo)志信號(hào); 跨時(shí)鐘域同步器，連接所述讀電路，以把所述標(biāo)志信號(hào)同步鎖相環(huán)時(shí)鐘域； 門控電路，該門控電路的門極連接所述跨時(shí)鐘域同步器，而主控輸入端子連接鎖相環(huán)時(shí)鐘輸出信號(hào)端； 控制計(jì)數(shù)器，連接在跨時(shí)鐘域同步器或其前級(jí)電路，以在所述寫(xiě)操作對(duì)應(yīng)的鎖相環(huán)模式變換結(jié)束時(shí)，控制前級(jí)對(duì)應(yīng)的標(biāo)志信號(hào)的翻轉(zhuǎn)。
2.根據(jù)權(quán)利要求I所述的系統(tǒng)時(shí)鐘的動(dòng)態(tài)調(diào)整電路，其特征在于，還包括把所述讀電路連接到OSC而將所述標(biāo)志信號(hào)同步到OSC時(shí)鐘域的跨時(shí)鐘域同步電路，以控制鎖相環(huán)采 樣新配置的時(shí)間。
3.一種系統(tǒng)時(shí)鐘的動(dòng)態(tài)調(diào)整方法，應(yīng)用于SoC，其特征在于，包括 1)在配置時(shí)鐘域上，當(dāng)鎖相環(huán)的配置寄存器發(fā)生寫(xiě)操作時(shí)，生成一個(gè)標(biāo)志信號(hào)； 2)把所述標(biāo)志信號(hào)同步到鎖相環(huán)時(shí)鐘域； 4)經(jīng)由一門控電路，輸出的鎖相環(huán)時(shí)鐘輸出信號(hào)受控于被同步到鎖相環(huán)時(shí)鐘域的上述標(biāo)志信號(hào)而關(guān)斷； 5)在所述寫(xiě)操作對(duì)應(yīng)的鎖相環(huán)模式變換結(jié)束時(shí)，控制所述標(biāo)志信號(hào)的翻轉(zhuǎn)。
4.根據(jù)權(quán)利要求3所述的系統(tǒng)時(shí)鐘的動(dòng)態(tài)調(diào)整方法，其特征在于，通過(guò)計(jì)時(shí)控制確定鎖相環(huán)模式變換結(jié)束與否，該計(jì)時(shí)控制觸發(fā)于所述配置寄存器寫(xiě)操作信號(hào)。
5.根據(jù)權(quán)利要求4所述的系統(tǒng)時(shí)鐘的動(dòng)態(tài)調(diào)整方法，其特征在于，所述計(jì)時(shí)控制通過(guò)對(duì)OSC脈沖計(jì)數(shù)的方式實(shí)現(xiàn)。
6.根據(jù)權(quán)利要求3至5任一所述的系統(tǒng)時(shí)鐘的動(dòng)態(tài)調(diào)整方法，其特征在于，針對(duì)不同的鎖相環(huán)模式變換匹配相應(yīng)的計(jì)時(shí)時(shí)間。
7.根據(jù)權(quán)利要求3所述的系統(tǒng)時(shí)鐘的動(dòng)態(tài)調(diào)整方法，其特征在于，把所述標(biāo)志信號(hào)同步到OSC時(shí)鐘域，控制鎖相環(huán)采樣新配置值的時(shí)間。
全文摘要
本發(fā)明公開(kāi)了一種系統(tǒng)時(shí)鐘的動(dòng)態(tài)調(diào)整方法和電路，依據(jù)本發(fā)明，通過(guò)對(duì)鎖相環(huán)配置寄存器配置操作的讀取來(lái)關(guān)斷鎖相環(huán)時(shí)鐘輸出的方式，動(dòng)態(tài)設(shè)置鎖相環(huán)的配置值，由硬件自動(dòng)完成鎖相環(huán)的關(guān)斷，相應(yīng)地，通過(guò)計(jì)時(shí)控制，匹配鎖相環(huán)模式變換的時(shí)間，開(kāi)啟鎖相環(huán)時(shí)鐘輸出，從而，保證了鎖相環(huán)時(shí)鐘的完整性。這種時(shí)鐘切換，由片上的硬件替換CPU來(lái)實(shí)現(xiàn)，既減輕了軟件的負(fù)擔(dān)和時(shí)序控制，提高了系統(tǒng)時(shí)鐘的可靠性，也減輕了CPU的負(fù)擔(dān)。
文檔編號(hào)H03L7/099GK102857222SQ201210226789
公開(kāi)日2013年1月2日 申請(qǐng)日期2012年7月3日 優(yōu)先權(quán)日2012年7月3日
發(fā)明者孫曉寧, 陸崇心, 張洪柳, 劉大銪 申請(qǐng)人:山東華芯半導(dǎo)體有限公司