專利名稱：一種比較器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電路設(shè)計(jì)領(lǐng)域，特別是涉及一種比較器。背景技術(shù)：
比較器是集成電路中常用的電路模塊，其功能是比較輸入端的信號(hào)差異，輸出離散的高或者低的信號(hào)。請(qǐng)參考圖1所示，其為現(xiàn)有技術(shù)中比較器的結(jié)構(gòu)框圖，所述比較器包括正相輸入端VIN+、反相輸入端VIN-和輸出端V0UT。請(qǐng)參考圖2所示，其為圖1所示比較器理想的傳輸曲線圖，其中橫坐標(biāo)為VIN+-VIN-，縱坐標(biāo)為所述輸出信號(hào)VOUT，VOH為輸出信號(hào)VOUT的高電平信號(hào)值，VOL為輸出信號(hào)VOUT的低電平信號(hào)值。當(dāng)正相輸入電壓VIN+ 大于反相輸入電壓VIN-時(shí)，比較器輸出信號(hào)VOUT為高電平信號(hào)VOH ；當(dāng)正相輸入電壓VIN+ 小于反相輸入電壓VIN-時(shí)，比較器輸出信號(hào)VOUT為低電平信號(hào)VOL ；當(dāng)正相輸入電壓VIN+ 等于反相輸入電壓VIN-時(shí)，比較器輸出信號(hào)VOUT實(shí)現(xiàn)翻轉(zhuǎn)。而在實(shí)際使用中，比較器的輸出信號(hào)VOUT在翻轉(zhuǎn)時(shí)存在延遲時(shí)間，所述延遲時(shí)間是比較器重要的動(dòng)態(tài)特性之一，其定義為比較器的輸入激勵(lì)到輸出翻轉(zhuǎn)之間的時(shí)延，這個(gè)指標(biāo)越小越好。請(qǐng)參考圖3，其為現(xiàn)有技術(shù)中的兩級(jí)比較器。所述兩級(jí)比較器中的輸入級(jí)電路310 包括 PM0S(P-channel Metal Oxide Semiconductor)晶體管 M3，PMOS 差分晶體管 Ml 和 M2， NMOS (N-channel Metal Oxide Semiconductor)晶體管 M6 和 M7。PMOS 差分晶體管 Ml 的源極與PMOS差分晶體管M2的源極相連，所述PMOS差分晶體管M3串聯(lián)在電源VCC和PMOS差分晶體管Ml的源極與PMOS差分晶體管M2的源極的連接節(jié)點(diǎn)之間。PMOS差分晶體管Ml的柵極為所述輸入級(jí)電路310的反相輸入端口 VIN_，PM0S晶體管M2的柵極為所述輸入級(jí)電路310的正相輸入端口 VIN+。NMOS晶體管M6的源極接地， 漏極接PMOS差分晶體管Ml的漏極，NMOS晶體管M7的源極接地，漏極接PMOS差分晶體管 M2的漏極。NMOS晶體管M6的柵極與NMOS晶體管M7的柵極相連，NMOS晶體管M6的柵極與其漏極相連。NMOS晶體管M7與PMOS差分晶體管M2的中間節(jié)點(diǎn)為所述輸入級(jí)電路310 的輸出端NETl。所述輸出級(jí)電路320包括串聯(lián)在電源和地之間的PMOS晶體管M4和NMOS晶體管 M8,NM0S晶體管M8的柵極為所述輸出級(jí)電路320的輸入端，其與所述輸入級(jí)電路310的輸出端NETl相連，PMOS晶體管M4和NMOS晶體管M8的中間節(jié)點(diǎn)為所述輸出級(jí)電路320的輸出端VOUT (即所述比較器的輸出端V0UT)。PMOS晶體管M3、M4和M5的源極與電源VCC相連，PMOS晶體管M3、M4和M5的柵極互連，并且PMOS晶體管M5的柵極與PMOS晶體管M5的漏極相連，PMOS晶體管M5的漏極接基準(zhǔn)電流IBIAS。PMOS晶體管M3、M4和M5構(gòu)成電流鏡。PMOS晶體管M3通過鏡像基準(zhǔn)電流IBIAS而提供第一鏡像電流，可以稱PMOS晶體管M3為第一電流源。PMOS晶體管M4通過鏡像基準(zhǔn)電流IBIAS提供第二鏡像電流，可以稱PMOS晶體管M4為第二電流源。請(qǐng)參考圖4所示，其為圖3中的兩級(jí)比較器各個(gè)信號(hào)的時(shí)間曲線圖。其橫坐標(biāo)為時(shí)間T，縱坐標(biāo)表示電壓值V。其分別表示輸入電壓VIN+和輸入電壓VIN-的時(shí)間曲線，輸入級(jí)電路310的輸出NETl和比較器的輸出VOUT的時(shí)間曲線圖。結(jié)合圖3和圖4可知，在比較器的輸出信號(hào)VOUT由高電平信號(hào)向低電平信號(hào)翻轉(zhuǎn)前由于輸入電壓VIN+大于輸入電壓 VIN-, PMOS差分晶體管M2的電流小于PMOS差分晶體管Ml的電流，PMOS差分晶體管Ml的電流等于NMOS晶體管M5的電流，且NMOS晶體管M7鏡像NMOS晶體管M5的電流，因此，使得第一輸入級(jí)的輸出端NETl輸出低電平0V。當(dāng)比較器輸入電壓VIN+與VIN-的差逐漸減小至電壓相同時(shí)，比較器應(yīng)該開始翻轉(zhuǎn)，但NETl節(jié)點(diǎn)要從零電平上升到NMOS晶體管M8的閾值電壓才能使比較器的輸出VOUT翻轉(zhuǎn)。這段時(shí)間與PMOS差分晶體管Ml和M2的尾電流大小即PMOS晶體管M3的電流大小和NETl節(jié)點(diǎn)的寄生電容有關(guān)，這段時(shí)間也是比較器延遲時(shí)間的重要組成部分。在低功耗應(yīng)用中，若差分輸入對(duì)的尾電流較小，則這段時(shí)間會(huì)更長(zhǎng)， 導(dǎo)致比較器的延遲時(shí)間更長(zhǎng)，這是大多數(shù)應(yīng)用不希望看到的。因此，有必要提出一種改進(jìn)的技術(shù)方案來解決上述問題。

發(fā)明內(nèi)容本發(fā)明的目的在于提供一種比較器，其可以縮短比較器的延遲時(shí)間，從而提高比較器的翻轉(zhuǎn)速度。為了實(shí)現(xiàn)上述目的，本發(fā)明提出一種比較器，其包括輸入級(jí)電路和輸出級(jí)電路。所述輸入級(jí)電路包括有第一輸入端、第二輸入端和輸出端，在第一輸入端的電壓等于第二輸入端的電壓時(shí)，所述輸出端上的電壓發(fā)生翻轉(zhuǎn)。所述輸出級(jí)電路包括有一個(gè)輸入端和一個(gè)輸出端，該輸出級(jí)電路的輸入端接所述輸入級(jí)電路的輸出端，在所述輸入級(jí)電路的輸出端上的電壓發(fā)生翻轉(zhuǎn)時(shí)，所述輸出級(jí)電路的輸出端上的電壓也發(fā)生翻轉(zhuǎn)。所述比較器還包括鉗位電路，所述鉗位電路連接在所述輸入級(jí)電路的輸出端和所述輸出級(jí)電路的輸出端之間，用于將所述輸入級(jí)電路的輸出端的電壓的最低值鉗位于第一電壓閾值或?qū)⑺鲚斎爰?jí)電路的輸出端的電壓的最高值鉗位于第二電壓閾值。進(jìn)一步的，所述鉗位電路包括有連接在所述輸入級(jí)電路的輸出端和所述輸出級(jí)電路的輸出端之間的鉗位開關(guān)，在所述輸出級(jí)電路的輸出端的電壓為高電平時(shí)，所述鉗位開關(guān)管導(dǎo)通以將所述輸入級(jí)電路的輸出端的電壓的最低值鉗位于第一電壓閾值，在所述輸出級(jí)電路的輸出端的電壓為低電平時(shí)，所述鉗位開關(guān)管截止。所述鉗位電路還包括有與所述鉗位開關(guān)串聯(lián)的鉗位電阻。更進(jìn)一步的，所述輸入級(jí)電路包括第一電流源、第一 PMOS差分晶體管、第二 PMOS 差分晶體管、第一 NMOS晶體管、第二 NMOS晶體管，第一 PMOS差分晶體管的源級(jí)與第二 PMOS 差分晶體管的源級(jí)相連，所述第一電流源串聯(lián)在電源和第一 PMOS差分晶體管的源級(jí)與第二 PMOS差分晶體管的源級(jí)的連接節(jié)點(diǎn)之間，第一 PMOS差分晶體管的柵極為所述輸入級(jí)電路的第一輸入端，第二 PMOS差分晶體管的柵極為所述輸入級(jí)電路的第二輸入端，第一 NMOS 晶體管的源級(jí)接地，漏極接第一 PMOS差分晶體管的漏極，第二 NMOS晶體管的源級(jí)接地，漏極接第二 PMOS差分晶體管的漏極，第一 NMOS晶體管的柵極與第二 NMOS晶體管的柵極相連，第一 NMOS晶體管的柵極與第一 NMOS晶體管的漏極相連，第二 NMOS晶體管與第二 PMOS 差分晶體管的中間節(jié)點(diǎn)為所述輸入級(jí)電路的輸出端。再進(jìn)一步的，所述輸出級(jí)電路包括串聯(lián)在電源和地之間的第二電流源和第三NMOS 晶體管，第三NMOS晶體管的柵極為所述輸出級(jí)電路的輸入端，第二電流源和第三NMOS晶體管的中間節(jié)點(diǎn)為所述輸出級(jí)電路的輸出端。再進(jìn)一步的，所述第一電流源包括串聯(lián)在電源和第一 PMOS差分晶體管的源級(jí)與第二 PMOS差分晶體管的源級(jí)的連接節(jié)點(diǎn)之間的第三PMOS晶體管，所述第三PMOS晶體管通過鏡像一個(gè)基準(zhǔn)電流而提供第一鏡像電流，所述第二電流源包括串聯(lián)在電源和第三NMOS 晶體管之間的第四PMOS晶體管，所述第四PMOS晶體管通過鏡像一個(gè)基準(zhǔn)電流而提供第二鏡像電流，所述鉗位開關(guān)為第五PMOS晶體管，該第五PMOS晶體管的柵極與第三PMOS晶體管的柵極和第四PMOS晶體管的柵極相連。進(jìn)一步的，所述鉗位電路包括有連接在所述輸入級(jí)電路的輸出端和所述輸出級(jí)電路的輸出端之間的鉗位開關(guān)，在所述輸出級(jí)電路的輸出端的電壓為低電平時(shí)，所述鉗位開關(guān)管鉗位導(dǎo)通以將所述輸入級(jí)電路的輸出端的電壓的最高值鉗位于第二電壓閾值，在所述輸出級(jí)電路的輸出端的電壓為高電平時(shí)，所述鉗位開關(guān)管截止。進(jìn)一步的，所述鉗位電路還包括有與所述鉗位開關(guān)串聯(lián)的鉗位電阻。更進(jìn)一步的，所述鉗位開關(guān)為NMOS晶體管。與現(xiàn)有技術(shù)相比，在本發(fā)明中通過將比較器中的輸入級(jí)電路的輸出端的電壓的最低電壓或最高電壓進(jìn)行鉗位，從而縮短比較器的延遲時(shí)間，進(jìn)而提高比較器的翻轉(zhuǎn)速度。

為了更清楚地說明本發(fā)明實(shí)施例的技術(shù)方案，下面將對(duì)實(shí)施例描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其它的附圖。其中圖1為現(xiàn)有技術(shù)中比較器的結(jié)構(gòu)框圖；圖2為圖1所示比較器理想的傳輸曲線圖；圖3為現(xiàn)有技術(shù)中的兩級(jí)比較器的電路示意圖；圖4為圖3所示兩級(jí)比較器各個(gè)信號(hào)的時(shí)間曲線圖；圖5為本發(fā)明中的兩級(jí)比較器在一個(gè)實(shí)施例中的電路示意圖；和圖6為圖5所示兩級(jí)比較器各個(gè)信號(hào)的時(shí)間波形與現(xiàn)有技術(shù)波形的對(duì)比示意圖。
具體實(shí)施方式為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更加明顯易懂，下面結(jié)合附圖和具體實(shí)施方式
對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說明。本文中的“連接”、“相接”、“接至”等涉及到電性連接的詞均可以表示直接或間接電性連接。此處所稱的“一個(gè)實(shí)施例”或“實(shí)施例”是指可包含于本發(fā)明至少一個(gè)實(shí)現(xiàn)方式中的特定特征、結(jié)構(gòu)或特性。在本說明書中不同地方出現(xiàn)的“在一個(gè)實(shí)施例中”并非均指同一個(gè)實(shí)施例，也不是單獨(dú)的或選擇性的與其他實(shí)施例互相排斥的實(shí)施例。本發(fā)明提供了一種比較器，其包括輸入級(jí)電路、輸出級(jí)電路。所述輸入級(jí)電路包括有第一輸入端、第二輸入端和輸出端，在第一輸入端的電壓等于第二輸入端的電壓時(shí)，所述輸出端上的電壓發(fā)生翻轉(zhuǎn)。所述輸出級(jí)電路包括有一個(gè)輸入端和一個(gè)輸出端，該輸出級(jí)電路的輸入端接所述輸入級(jí)電路的輸出端，在所述輸入級(jí)電路的輸出端上的電壓發(fā)生翻轉(zhuǎn)時(shí)，所述輸出級(jí)電路的輸出端上的電壓也發(fā)生翻轉(zhuǎn)。本發(fā)明中的比較器的特別之處在于其還包括有鉗位電路。所述鉗位電路連接在所述輸入級(jí)電路的輸出端和所述輸出級(jí)電路的輸出端之間，用于將所述輸入級(jí)電路的輸出端的電壓的最低值鉗位于第一電壓閾值或?qū)⑺鲚斎爰?jí)電路的輸出端的電壓的最高值鉗位于第二電壓閾值。在本發(fā)明中通過將比較器中的輸入級(jí)電路的輸出端的電壓在比較器翻轉(zhuǎn)前進(jìn)行鉗位，從而縮短比較器的延遲時(shí)間，進(jìn)而提高比較器的翻轉(zhuǎn)速度。請(qǐng)參考圖5所示，其為本發(fā)明中的比較器在一個(gè)實(shí)施例中的電路示意圖。 在本實(shí)施例中，所述比較器包括輸入級(jí)電路510、輸出級(jí)電路520和鉗位電路530。 所述輸入級(jí)電路510包括PMOS晶體管M3，PMOS差分晶體管Ml和M2，NMOS晶體管M6和M7。 PMOS差分晶體管Ml的源極與PMOS差分晶體管M2的源極相連，所述PMOS差分晶體管M3串聯(lián)在電源VCC和PMOS差分晶體管Ml的源極與PMOS差分晶體管M2的源極的連接節(jié)點(diǎn)之間。PMOS差分晶體管Ml的柵極為所述輸入級(jí)電路510的反相輸入端口 VIN_，PM0S晶體管M2的柵極為所述輸入級(jí)電路510的正相輸入端口 VIN+。NMOS晶體管M6的源極接地， 漏極接PMOS差分晶體管Ml的漏極，NMOS晶體管M7的源極接地，漏極接PMOS差分晶體管 M2的漏極。NMOS晶體管M6的柵極與NMOS晶體管M7的柵極相連，NMOS晶體管M6的柵極與其漏極相連。NMOS晶體管M7與PMOS差分晶體管M2的中間節(jié)點(diǎn)為所述輸入級(jí)電路510 的輸出端NETl。所述輸出級(jí)電路520包括串聯(lián)在電源和地之間的PMOS晶體管M4和NMOS晶體管 M8，NMOS晶體管M8的柵極為所述輸出級(jí)電路520的輸入端(其與所述輸入級(jí)電路510的輸出端NETl相連)，PMOS晶體管M4和NMOS晶體管M8的中間節(jié)點(diǎn)為所述輸出級(jí)電路520 的輸出端VOUT (即所述比較器的輸出端V0UT)。PMOS晶體管M3、M4和M5的源極與電源VCC相連，PMOS晶體管M3 |、M4和M5的柵極都與PMOS晶體管M5的漏極相連，PMOS晶體管M5的漏極接基準(zhǔn)電流IBIAS。PMOS晶體管 M3、M4和M5構(gòu)成電流鏡。PMOS晶體管M3通過鏡像基準(zhǔn)電流IBIAS而提供第一鏡像電流， PMOS晶體管M3可以被稱為第一電流源。PMOS晶體管M4通過鏡像基準(zhǔn)電流IBIAS提供第二鏡像電流，PMOS晶體管M4可以被稱為第二電流源。所述鉗位電路530包括有連接在所述輸入級(jí)電路510的輸出端NETl和所述輸出級(jí)電路520的輸出端VOUT之間的鉗位開關(guān)，在所述輸出級(jí)電路520的輸出端VOUT的電壓為高電平時(shí)，所述鉗位開關(guān)管導(dǎo)通以將所述輸入級(jí)電路510的輸出端NETl的電壓的最低值鉗位于第一電壓閾值，在所述輸出級(jí)電路520的輸出端VOUT的電壓為低電平時(shí)，所述鉗位開關(guān)管截止。在本實(shí)施例中，所述鉗位開關(guān)管為PMOS晶體管M9，所述鉗位電路530還包括與PMOS晶體管M9串聯(lián)的電阻R0，PMOS晶體管M9的襯底接電源VCC，其柵極與PMOS晶體管M3的柵極和PMOS晶體管M4的柵極相連。在輸入電壓VIN+大于輸入電壓VIN-時(shí)，PMOS晶體管M2的電流遠(yuǎn)小于PMOS晶體管Ml的電流，PMOS差分晶體管Ml的電流等于NMOS晶體管M5的電流，且NMOS晶體管M7鏡像NMOS晶體管M5的電流。因此，使得所述輸入級(jí)電路510輸出端NETl的電壓較低，比較器輸出VOUT為高電平，PMOS晶體管M9導(dǎo)通，此時(shí)鉗位電路530上有電流流過。通過對(duì)電阻RO和PMOS晶體管M9的尺寸的適當(dāng)選擇，使得鉗位電路530上的電流流到NMOS晶體管 M7上后，在節(jié)點(diǎn)NETl上產(chǎn)生的電壓的最小值接近但低于NMOS晶體管M8的閾值電壓，即將節(jié)點(diǎn)NETl上產(chǎn)生的電壓的最小值鉗位第一電壓閾值，該第一電壓閾值接近但低于NMOS晶體管M8的閾值電壓，比如比匪OS晶體管M8的閾值電壓低100mV。當(dāng)輸入電壓VIN+下降到與輸入電壓VIN-電壓相等時(shí)，PMOS差分晶體管M2的電流也會(huì)增大，這樣輸入級(jí)電路510 的輸出端NETl的電壓就可以在較短的時(shí)間內(nèi)上升到NMOS晶體管M8的閾值電壓之上，形成比較器輸出VOUT的最終翻轉(zhuǎn)，時(shí)延很短。電阻RO和PMOS晶體管M9共同作用產(chǎn)生某一適當(dāng)?shù)碾娏髟诒容^器翻轉(zhuǎn)前(即由高電平向低電平翻轉(zhuǎn)前)注入NMOS晶體管M7上。電阻RO 既可以限制流過PMOS晶體管M9的電流，又可以在電流的作用下對(duì)PMOS晶體管M9產(chǎn)生襯偏效應(yīng)，減小PMOS晶體管M9的電流，保證在比較器翻轉(zhuǎn)前NETl電壓不會(huì)使NMOS晶體管M8 導(dǎo)通。請(qǐng)參考圖6所示，其為圖5所示兩級(jí)比較器各個(gè)信號(hào)的時(shí)間波形與現(xiàn)有技術(shù)波形的對(duì)比圖。其分別示出輸入電壓VIN+和輸入電壓VIN-的時(shí)間曲線圖；現(xiàn)有技術(shù)中比較器的輸出信號(hào)V0UT_0LD和本發(fā)明中比較器的輸出信號(hào)V0UT_NEW的時(shí)間曲線圖；現(xiàn)有技術(shù)中比較器的輸入級(jí)電路510的輸出NET1_0LD和比較器的輸出V0UT_0LD的時(shí)間曲線圖；本發(fā)明中的比較器的輸入級(jí)電路510的輸出NET1_NEW和比較器的輸出V0UT_NEW的時(shí)間曲線圖。 從圖中可以看出，現(xiàn)有技術(shù)中在比較器翻轉(zhuǎn)時(shí)，比較器的輸入級(jí)電路510的輸出端NETl需要要從0電平上升到NMOS晶體管M8閾值電壓才能輸出翻轉(zhuǎn)；而本發(fā)明中，所述比較器翻轉(zhuǎn)時(shí)，所述比較器的輸出端NETl只需要從所述第一電壓閾值上升到M8閾值電壓就可使輸出翻轉(zhuǎn)，大大縮短了比較器的延遲時(shí)間。從圖六的仿真結(jié)果來看，本發(fā)明的比較器相對(duì)于現(xiàn)有技術(shù)，翻轉(zhuǎn)的延遲時(shí)間有所縮短。在低功耗設(shè)計(jì)中，如PMOS晶體管M3的電流較小，則本發(fā)明的優(yōu)勢(shì)更為明顯。在另一個(gè)實(shí)施例中，所述鉗位電路530可以將電阻RO省略，PMOS晶體管M9的源極直接接比較器的輸出端V0UT，也可以起到相同的作用。本發(fā)明的原理是通過在兩級(jí)比較器中增加鉗位電路530，以使輸出級(jí)電路520的輸入端的電平在比較器翻轉(zhuǎn)前進(jìn)行鉗位，從而縮短比較器的延遲時(shí)間，進(jìn)而提高比較器的翻轉(zhuǎn)速度。圖5中示出的比較器的差分對(duì)管為PMOS晶體管，在其他實(shí)施例中，其也可以為 NMOS晶體管，此時(shí)其他各個(gè)晶體管的溝道類型都會(huì)相應(yīng)的發(fā)生改變，M6、M7、M8變?yōu)镹MOS晶體管，M3、M4、M5、M9將變?yōu)镻MOS晶體管，圖5中的VCC端將變?yōu)榻拥囟?，圖5中的接地端將變?yōu)閂CC端。此時(shí)，節(jié)點(diǎn)NETl的電壓的最高值將被鉗位于第二電壓閾值，該第二電壓閾值與電源VCC的差值應(yīng)接近且稍大于所述晶體管M8的電壓閾值，在輸出端VOUT的電壓為低電平時(shí)，所述鉗位開關(guān)管鉗位導(dǎo)通以將所述輸入級(jí)電路510的輸出端NETl的電壓的最高值鉗位于第二電壓閾值，在輸出端VOUT的電壓為高電平時(shí)，所述鉗位開關(guān)管截止。所屬領(lǐng)域內(nèi)的普通技術(shù)人員在了解了本發(fā)明如圖5所示的PMOS晶體管作為差分晶體管的實(shí)施例的相關(guān)描述后，利用NMOS晶體管作為差分晶體管的實(shí)施例對(duì)于所屬領(lǐng)域內(nèi)的普通技術(shù)人員來說是易于思及的，因此此處不再贅述。上述說明已經(jīng)充分揭露了本發(fā)明的具體實(shí)施方式
。需要指出的是，熟悉該領(lǐng)域的技術(shù)人員對(duì)本發(fā)明的具體實(shí)施方式
所做的任何改動(dòng)均不脫離本發(fā)明的權(quán)利要求書的范圍。 相應(yīng)地，本發(fā)明的權(quán)利要求的范圍也并不僅僅局限于前述具體實(shí)施方式
。
權(quán)利要求
1.一種比較器，其包括輸入級(jí)電路和輸出級(jí)電路，所述輸入級(jí)電路包括有第一輸入端、第二輸入端和輸出端，在第一輸入端的電壓等于第二輸入端的電壓時(shí)，所述輸出端上的電壓發(fā)生翻轉(zhuǎn)；所述輸出級(jí)電路包括有一個(gè)輸入端和一個(gè)輸出端，該輸出級(jí)電路的輸入端接所述輸入級(jí)電路的輸出端，在所述輸入級(jí)電路的輸出端上的電壓發(fā)生翻轉(zhuǎn)時(shí)，所述輸出級(jí)電路的輸出端上的電壓也發(fā)生翻轉(zhuǎn)，其特征在于，其還包括鉗位電路，所述鉗位電路連接在所述輸入級(jí)電路的輸出端和所述輸出級(jí)電路的輸出端之間，用于將所述輸入級(jí)電路的輸出端的電壓的最低值鉗位于第一電壓閾值或?qū)⑺鲚斎爰?jí)電路的輸出端的電壓的最高值鉗位于第二電壓閾值。
2.根據(jù)權(quán)利要求1所述的比較器，其特征在于，所述鉗位電路包括有連接在所述輸入級(jí)電路的輸出端和所述輸出級(jí)電路的輸出端之間的鉗位開關(guān)，在所述輸出級(jí)電路的輸出端的電壓為高電平時(shí)，所述鉗位開關(guān)管導(dǎo)通以將所述輸入級(jí)電路的輸出端的電壓的最低值鉗位于第一電壓閾值，在所述輸出級(jí)電路的輸出端的電壓為低電平時(shí)，所述鉗位開關(guān)管截止。
3.根據(jù)權(quán)利要求2所述的比較器，其特征在于，所述鉗位電路還包括有與所述鉗位開關(guān)串聯(lián)的鉗位電阻。
4.根據(jù)權(quán)利要求2所述的比較器，其特征在于，所述輸入級(jí)電路包括第一電流源、第一 PMOS差分晶體管、第二 PMOS差分晶體管、第一 NMOS晶體管、第二 NMOS晶體管，第一 PMOS差分晶體管的源級(jí)與第二 PMOS差分晶體管的源級(jí)相連，所述第一電流源串聯(lián)在電源和第一 PMOS差分晶體管的源級(jí)與第二 PMOS差分晶體管的源級(jí)的連接節(jié)點(diǎn)之間，第一 PMOS差分晶體管的柵極為所述輸入級(jí)電路的第一輸入端，第二 PMOS差分晶體管的柵極為所述輸入級(jí)電路的第二輸入端，第一 NMOS晶體管的源級(jí)接地，漏極接第一 PMOS差分晶體管的漏極，第二 NMOS晶體管的源級(jí)接地，漏極接第二 PMOS差分晶體管的漏極，第一 NMOS晶體管的柵極與第二 NMOS晶體管的柵極相連，第一 NMOS晶體管的柵極與第一 NMOS晶體管的漏極相連，第二 NMOS晶體管與第二 PMOS差分晶體管的中間節(jié)點(diǎn)為所述輸入級(jí)電路的輸出端。
5.根據(jù)權(quán)利要求4所述的比較器，其特征在于，所述輸出級(jí)電路包括串聯(lián)在電源和地之間的第二電流源和第三NMOS晶體管，第三NMOS晶體管的柵極為所述輸出級(jí)電路的輸入端，第二電流源和第三NMOS晶體管的中間節(jié)點(diǎn)為所述輸出級(jí)電路的輸出端。
6.根據(jù)權(quán)利要求5所述的比較器，其特征在于，所述第一電流源包括串聯(lián)在電源和第一 PMOS差分晶體管的源級(jí)與第二 PMOS差分晶體管的源級(jí)的連接節(jié)點(diǎn)之間的第三PMOS晶體管，所述第三PMOS晶體管通過鏡像一個(gè)基準(zhǔn)電流而提供第一鏡像電流，所述第二電流源包括串聯(lián)在電源和第三NMOS晶體管之間的第四PMOS晶體管，所述第四PMOS晶體管通過鏡像一個(gè)基準(zhǔn)電流而提供第二鏡像電流，所述鉗位開關(guān)為第五PMOS晶體管，該第五PMOS晶體管的柵極與第三PMOS晶體管的柵極和第四PMOS晶體管的柵極相連。
7.根據(jù)權(quán)利要求1所述的比較器，其特征在于，所述鉗位電路包括有連接在所述輸入級(jí)電路的輸出端和所述輸出級(jí)電路的輸出端之間的鉗位開關(guān)，在所述輸出級(jí)電路的輸出端的電壓為低電平時(shí)，所述鉗位開關(guān)管鉗位導(dǎo)通以將所述輸入級(jí)電路的輸出端的電壓的最高值鉗位于第二電壓閾值，在所述輸出級(jí)電路的輸出端的電壓為高電平時(shí)，所述鉗位開關(guān)管截止。
8.根據(jù)權(quán)利要求7所述的比較器，其特征在于，所述鉗位電路還包括有與所述鉗位開關(guān)串聯(lián)的鉗位電阻。
9.根據(jù)權(quán)利要求8所述的比較器，其特征在于，所述鉗位開關(guān)為NMOS晶體管。
全文摘要
本發(fā)明提供一種比較器，其包括輸入級(jí)電路、輸出級(jí)電路和鉗位電路。所述輸入級(jí)電路包括有第一輸入端、第二輸入端和輸出端，在第一輸入端的電壓等于第二輸入端的電壓時(shí)，所述輸出端上的電壓發(fā)生翻轉(zhuǎn)。所述輸出級(jí)電路包括有輸入端和輸出端，該輸出級(jí)電路的輸入端接所述輸入級(jí)電路的輸出端，在所述輸入級(jí)電路的輸出端上的電壓發(fā)生翻轉(zhuǎn)時(shí)，所述輸出級(jí)電路的輸出端上的電壓也發(fā)生翻轉(zhuǎn)。所述鉗位電路連接在所述輸入級(jí)電路的輸出端和所述輸出級(jí)電路的輸出端之間，用于將所述輸入級(jí)電路的輸出端的電壓的最低值鉗位于第一電壓閾值或?qū)⑺鲚斎爰?jí)電路的輸出端的電壓的最高值鉗位于第二電壓閾值。這樣可以縮短比較器的延遲時(shí)間，進(jìn)而提高比較器的翻轉(zhuǎn)速度。
文檔編號(hào)H03K5/24GK102420594SQ20111041998
公開日2012年4月18日 申請(qǐng)日期2011年12月15日 優(yōu)先權(quán)日2011年12月15日
發(fā)明者楊喆, 王釗 申請(qǐng)人:無錫中星微電子有限公司