專利名稱：在集成電路中形成i/o群集的方法和設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及半導(dǎo)體裝置。具體來說，本發(fā)明描述一種用于在集成電路中形成 I/O群集的方法和設(shè)備。
背景技術(shù)：
集成電路通常使用芯片上輸入/輸出(I/O)裝置與外部系統(tǒng)介接。這些I/O裝置 常規(guī)上為能夠?qū)呻娐返暮诵亩?qū)動大外部負(fù)載并接收信號的雙向電路。在常規(guī)的導(dǎo)線結(jié)合結(jié)構(gòu)中，一裸片具有放置于所述裸片的邊緣周圍的一個或一個 以上I/O襯墊，且來自所述裸片的電引線連接到這些I/O裝置。隨著對較高引腳數(shù)和較低 電壓降的要求已增長，更經(jīng)濟(jì)和更靈活的互連技術(shù)已成為需要。作為導(dǎo)線結(jié)合結(jié)構(gòu)的替代方案，覆晶互連技術(shù)翻轉(zhuǎn)芯片的有源區(qū)域以面向下。不 同于導(dǎo)線結(jié)合結(jié)構(gòu)，通過在裸片的表面上使用金屬凸塊，芯片的整個表面區(qū)域可用于互連。 接著將金屬凸塊焊接到封裝襯底上。其它常規(guī)方法包括將金屬凸塊放置于核心中以利用可用裸片區(qū)域。然而，隨著技 術(shù)縮放且裸片尺寸減小，將襯墊放置于核心或裸片的外邊緣中會使裸片難以容納芯片所需 要的大量I/O。結(jié)果，組件之間的空間減小，從而增加靜電損壞和由低電阻路徑形成非所要 的寄生結(jié)構(gòu)(此導(dǎo)致閉鎖)的風(fēng)險(xiǎn)。另外，因?yàn)樾枰獙⒁r墊與另一電路間隔開，所以裸片區(qū) 域的低利用率和路由阻塞均會發(fā)生。因此，需要一種用于增加給定區(qū)域中的引腳數(shù)同時(shí)降低靜電放電和閉鎖的風(fēng)險(xiǎn)的 解決方案。所述解決方案應(yīng)允許襯墊定位于核心中以及裸片的邊緣處而無常規(guī)技術(shù)的限 制。

發(fā)明內(nèi)容
本發(fā)明針對一種通過群集I/O襯墊而使類似有源組件定位成彼此鄰近以降低靜 電放電和閉鎖的風(fēng)險(xiǎn)且將襯墊群集定位于裸片上的電子組件附近的非有源區(qū)域上來增加 給定區(qū)域中的引腳數(shù)的方法和設(shè)備。在一個實(shí)施例中，一種用于群集I/O襯墊的方法包括將至少兩個I/O襯墊彼此鄰 近地定位于裸片上。每一襯墊包括第一類型晶體管。I/O襯墊具有彼此對準(zhǔn)的第一類型晶 體管。在另一實(shí)施例中，一種I/O群集包括第一 I/O襯墊，第一 I/O襯墊具有安置于第一 I/O襯墊的第一端處的第一類型晶體管和遠(yuǎn)離第一端而安置的第二類型晶體管。第二 I/ 0襯墊具有安置于第二 I/O襯墊的第一端處的另一第一類型晶體管和遠(yuǎn)離第一端而安置的 另一第二類型晶體管。第二 I/O襯墊經(jīng)定位成鄰近于第一 I/O襯墊，因此，與其它第二類型 晶體管相比，第一類型晶體管更靠近其它第一類型晶體管。第一 I/O襯墊和第二 I/O襯墊 界定第一 I/O襯墊對。在又一實(shí)施例中，一種用于形成I/O群集的方法包括將第一 I/O襯墊定位于裸片上。第一 I/O襯墊包括安置于第一襯墊的第一端處的第一類型晶體管。將第二 I/O襯墊定 位于裸片上。第二 I/O襯墊包括安置于第二襯墊的第一端處的另一第一類型晶體管。第一 I/O襯墊的第一端與第二 I/O襯墊的第一端鄰接，因此，第一類型晶體管鄰近于另一第一類 型晶體管。在再一實(shí)施例中，一種裸片設(shè)備包括至少一個輸入/輸出(I/O)群集。每一 I/O 群集包括第一多個I/O襯墊。每一 I/O襯墊包括定位于I/O襯墊的第一端處的第一類型晶 體管和遠(yuǎn)離第一端而定位于每一 I/O襯墊上的第二類型晶體管。第一多個I/O襯墊彼此對 準(zhǔn)以界定第一列I/O襯墊，第一列I/O襯墊具有第一類型晶體管的第一布置和第二類型晶 體管的第一布置。第二多個I/O襯墊使每一 I/O襯墊具有定位于I/O襯墊的第一端處的第 一類型晶體管和遠(yuǎn)離第一端而定位于每一 I/O襯墊上的第二類型晶體管。第二多個I/O襯 墊彼此對準(zhǔn)以界定第二列I/O襯墊，第二列I/O襯墊具有第一類型晶體管的第二布置和第 二類型晶體管的第二布置。第一列和第二列經(jīng)定位而使其第一類型晶體管的相應(yīng)布置彼此 鄰近。前文已相當(dāng)廣泛地概述本發(fā)明的特征和技術(shù)優(yōu)勢，以便可更好地理解隨后的詳細(xì) 描述。在下文中將描述本發(fā)明的額外特征和優(yōu)勢，其形成本發(fā)明的權(quán)利要求書的主題。所 屬領(lǐng)域的技術(shù)人員應(yīng)了解，所揭示的概念和特定實(shí)施例可易于用作為用于修改或設(shè)計(jì)其它 結(jié)構(gòu)以執(zhí)行本發(fā)明的相同目的的基礎(chǔ)。所屬領(lǐng)域的技術(shù)人員還應(yīng)認(rèn)識到，所述等效構(gòu)造不 脫離在所附權(quán)利要求書中所陳述的本發(fā)明的精神和范圍。當(dāng)結(jié)合附圖考慮時(shí)，將從以下描 述更好地理解被認(rèn)為是本發(fā)明的特性的新穎特征(關(guān)于其組織和操作方法兩者)以及其它 目的和優(yōu)勢。然而，應(yīng)明確地理解，僅為了說明和描述的目的而提供各圖，且其無意作為本 發(fā)明的限制的定義。


為了更完整地理解本發(fā)明，現(xiàn)參看結(jié)合附圖而進(jìn)行的以下描述。圖1為說明示范性無線通信系統(tǒng)的圖。圖2為說明常規(guī)I/O襯墊的圖。圖3為說明用以形成I/O群集的襯墊的示范性定位的圖。圖4為說明用以形成I/O群集的襯墊的另一示范性定位的圖。圖5為說明用以形成I/O群集的襯墊的又一示范性定位的圖。
具體實(shí)施例方式下文連同說明實(shí)施例的原理的附圖而提供一個或一個以上實(shí)施例的詳細(xì)描述。所 述實(shí)施例的范圍僅受權(quán)利要求書限制，且涵蓋許多替代方案、修改和均等物。在以下描述中 陳述許多特定細(xì)節(jié)。僅出于實(shí)例目的而提供這些細(xì)節(jié)，且可根據(jù)權(quán)利要求書來實(shí)踐所述實(shí) 施例而無需這些特定細(xì)節(jié)中的一些或全部。圖1為說明示范性無線通信系統(tǒng)的圖。在一些實(shí)施例中，系統(tǒng)100包括遠(yuǎn)程單元 120到IM和基站150到152。可認(rèn)識到，典型的無線通信系統(tǒng)可具有多得多的遠(yuǎn)程單元和 基站。遠(yuǎn)程單元120到IM包括具有I/O群集的半導(dǎo)體裝置130到134，如下文更詳細(xì)地論 述。圖1展示從基站150到152和遠(yuǎn)程單元120到124的前向鏈路信號180和從遠(yuǎn)程單元
6120到124到基站150到152的反向鏈路信號190。在其它實(shí)施例中，圖1的遠(yuǎn)程單元120經(jīng)展示為移動電話，遠(yuǎn)程單元122經(jīng)展示為 便攜式計(jì)算機(jī)，且遠(yuǎn)程單元1 經(jīng)展示為無線本地環(huán)路系統(tǒng)中的固定位置遠(yuǎn)程單元。舉例 來說，遠(yuǎn)程單元可為手機(jī)、手持式個人通信系統(tǒng)(PCQ單元、便攜式數(shù)據(jù)單元(例如，個人數(shù) 據(jù)助理)或固定位置數(shù)據(jù)單元(例如，儀表讀取裝備)。雖然圖1說明根據(jù)本發(fā)明的教示的 遠(yuǎn)程單元，但本發(fā)明不限于這些示范性的所說明單元。所揭示的裝置可合適地用于包括半 導(dǎo)體裝置的任何裝置中。圖2為說明常規(guī)I/O襯墊配置的圖。此處，I/O襯墊200包括襯墊202、pmoS晶體 管204、nmoS晶體管206、襯墊邏輯電路208和襯墊觸點(diǎn)210。在一些常規(guī)方法中，襯墊202 使用pmos晶體管204和nmos晶體管206來驅(qū)動芯片外部的負(fù)載。襯墊202使用可包括前 置驅(qū)動器、電平移位器和另一邏輯電路的襯墊邏輯電路208。襯墊觸點(diǎn)210將襯墊202連 接到核心電路并連接到封裝裝置。在其它常規(guī)方法中，在pmos晶體管204與nmos晶體管 206之間提供空間218以隔離所述pmos晶體管與所述nmos晶體管。而且，在nmos晶體管 206與襯墊邏輯電路208之間提供空間220以隔離所述兩個組件。因?yàn)閜mos晶體管204和 nmos晶體管206可在彼此之間產(chǎn)生具有低電阻路徑的非所要的寄生裝置(此導(dǎo)致閉鎖)， 所以需要隔離。而且，可將襯墊202定位成靠近裸片上的核心電路，其中在襯墊202周圍具 有間隔(例如，空間212到216)、防護(hù)帶、防護(hù)環(huán)、井連件(well tie)、襯底連件(substrate tie)等，以隔離所述襯墊與所述裸片上的有源電路組件。然而，此方法變得較難以使用，因 為集成電路的尺寸減小且對較多1/0襯墊的需要增加。圖3說明用以形成1/0群集300的襯墊的示范性定位，1/0群集300包括襯墊 302和304 ；pmos晶體管318和320，其分別定位于第一端314和316鄰近處；nmos晶體管 322和324，其在襯墊302和304上，但與pmos晶體管318和320間隔；襯墊邏輯電路3 和328;以及襯墊觸點(diǎn)330和332。在所說明的實(shí)施例中，1/0群集300由用以形成可定位 于裸片的任何有源區(qū)域上的襯墊對的兩個接近定位的襯墊組成。多個1/0群集300可定位 于裸片上以便與核心電路充分地間隔，以防止靜電損壞和閉鎖。在圖3中所示的實(shí)施例中， 襯墊302與304端對端地鄰接，其中每一襯墊302和304的pmos晶體管經(jīng)定位成彼此直接 鄰近，使得所述襯墊之間的間隔減小。因?yàn)橄嗤N類的鄰近晶體管(例如，兩個pmos晶體 管或兩個nmos晶體管)之間的靜電損壞或閉鎖的風(fēng)險(xiǎn)最小，所以減小pmos晶體管318與 pmos晶體管320之間的的空間變得可能。因此，使相同晶體管定位成彼此鄰近會降低在襯 墊302和304中或周圍形成具有低電阻路徑的非所要的寄生結(jié)構(gòu)的風(fēng)險(xiǎn)。襯墊302和304還可具有nmos晶體管322和324。然而，nmos晶體管322和3 與pmos晶體管318和320間隔充分距離或間隙334以降低閉鎖的風(fēng)險(xiǎn)。在一個實(shí)例中，將 可為屏蔽裝置的防護(hù)環(huán)(未圖示)定位于間隙334的位置內(nèi)以防止形成具有低電阻路徑的 非所要的寄生結(jié)構(gòu)。在其它實(shí)例中，間隙334(與晶體管之間的間隙的尺寸相同或不同)也 可隔離nmos晶體管與襯墊邏輯電路。襯墊觸點(diǎn)330和332分別定位于第二端310和312 處，或可定位于襯墊302和304的其它適當(dāng)位置處，因此，跨越所述襯墊或跨越到其它有源 組件的路由距離可減小。襯墊邏輯電路3 和3 分別定位于第二端310和312附近處， 從而導(dǎo)致nmos晶體管322和3M與第二端之間的額外間隔，此可防止形成具有低電阻路徑 的非所要的寄生結(jié)構(gòu)。在一個實(shí)施例中，可通過使用空間306和308而將襯墊302和304與裸片上的外部電路間隔，以防止晶體管(例如，pmos晶體管318到320、nmoS晶體管322 到324)與外部電路之間的進(jìn)一步閉鎖。在一些實(shí)施例中，I/O群集300和上述元件可變化 且不限于所提供的功能、結(jié)構(gòu)、配置、實(shí)施方案或?qū)嵗?。圖4說明用以形成I/O群集400的襯墊的另一示范性定位，I/O群集400包括襯 墊402和404、pmos晶體管418和420、nmos晶體管422和424、襯墊邏輯電路426和428， 和襯墊觸點(diǎn)430和432。I/O群集400中的襯墊402和404并排地鄰接，而非如圖3所說明 的端對端地鄰接，使得pmos晶體管418與pmos晶體管420彼此鄰近。在pmos晶體管418 與pmos晶體管420之間無需提供任何間隔，因?yàn)樗鰌mos晶體管為相同種類。類似地， nmos晶體管422與nmos晶體管4 也將彼此鄰近，其中在nmos晶體管422與nmos晶體 管4M之間無需間隔。如先前結(jié)合圖3的實(shí)施例所描述，在間隙434的位置中使用間隙、空 間、防護(hù)環(huán)、防護(hù)帶或其它屏蔽裝置而將nmos晶體管422和4M與位于襯墊402和404的 第一端410和412上的pmos晶體管418和420間隔開。使相同晶體管定位成彼此鄰近以 降低在襯墊中或周圍形成具有低電阻路徑的非所要的寄生裝置的風(fēng)險(xiǎn)使得可定位于由I/ 0群集占據(jù)的空間內(nèi)的襯墊和因此觸點(diǎn)的數(shù)目能夠增加。襯墊觸點(diǎn)430和432定位于襯墊 402和404上的第二端414和416處，或定位于襯墊402和404的其它適當(dāng)位置處。而且， 襯墊邏輯電路4 和4 定位于第二端414和416附近，此提供額外間隔以避免在襯墊402 和404中或周圍形成具有低電阻路徑的非所要的寄生結(jié)構(gòu)。在一個實(shí)施例中，可通過使用 空間406、407和408而將襯墊402和404與裸片上的外部電路間隔開，以防止在晶體管(例 如，pmos晶體管418和420、nmoS晶體管422和424)與外部電路之間形成具有低電阻路徑 的其它非所要的寄生結(jié)構(gòu)。在一個實(shí)例中，1/0群集400可定位于裸片的邊緣附近或裸片 的邊緣上。在一些實(shí)施例中，1/0群集400和上述元件可變化且不限于以上揭示內(nèi)容。圖5說明用以形成1/0群集500的襯墊的再一示范性定位，1/0群集500具有多個 襯墊502，襯墊502各自具有pmos晶體管516、nmos晶體管518和襯墊觸點(diǎn)522。襯墊502 中的每一者還可包括提供電平移位、信號接收、信號驅(qū)動或其它1/0相關(guān)功能的襯墊邏輯 電路520 (類似于圖3和圖4所示的襯墊邏輯電路)。1/0群集500還具有保護(hù)電路524和 526。1/0群集500的襯墊502經(jīng)布置而使相同晶體管彼此鄰近，使得襯墊之間的空間(例 如，如圖2所示的空間212、214和216)可被消除且所述襯墊無空間地彼此靠近而鄰接。通 過消除間隔，1/0群集500可占據(jù)減小的區(qū)域，同時(shí)仍增加由所述群集提供的襯墊(例如，襯 墊502)與觸點(diǎn)(例如，襯墊觸點(diǎn)522)的數(shù)目。晶體管之間的特定距離可通過鑄造要求或 其它制造工藝要求來界定。襯墊中的每一者還包括襯墊觸點(diǎn)522，在所說明的實(shí)施例中，襯 墊觸點(diǎn)522安置于1/0群集500的第一類型邊緣508上，因此，可沿著1/0群集500的第一 類型邊緣508而接近每一襯墊觸點(diǎn)。如本文中所使用，短語“第一類型邊緣”一般指代1/0 群集500的包括襯墊觸點(diǎn)522的邊緣。每一襯墊的襯墊觸點(diǎn)522通常耦合到焊料凸塊(未 圖示)，以提供從裸片電路經(jīng)由所述襯墊到達(dá)外部電路的電路徑。在各種實(shí)施例中，沿著第 一類型邊緣而形成具有低電阻路徑的非所要的寄生結(jié)構(gòu)的風(fēng)險(xiǎn)最小，因?yàn)槌渥愕拈g隔存在 于襯墊的最靠近晶體管(例如，nmos晶體管518)與第二端(例如，圖3的端310和312)之 間。1/0群集500包括經(jīng)定位成彼此鄰近且在可為單一列的第一列襯墊504中對準(zhǔn)的 多個襯墊。在使用如圖3中所說明的多個鄰接1/0對形成1/0群集500的情況下，第二列506將定位成鄰近于第一列504。在此布置中，列506以使得每一襯墊的第一端與第一列 504中的每一襯墊的第一端鄰接的方式而定向，使得所述襯墊之間的不必要空間被消除。使 第一列504與第二列506彼此鄰近地對準(zhǔn)導(dǎo)致使每一 pmos晶體管定位成鄰近于其它pmos 晶體管，從而降低列之間的閉鎖。對準(zhǔn)每一列中的襯墊還使nmos晶體管518與同一列中的 其它襯墊中的鄰近nmos晶體管對準(zhǔn)，因此，閉鎖將可能不會發(fā)生。I/O群集500可位于裸片上的利用率低的區(qū)域中。I/O群集500可位于裸片上的 其它有源組件(例如，I/O群集或核心電路)附近。通過使空間512位于I/O群集500的 第二類型邊緣510周圍而將所述I/O群集與其它有源組件(例如，I/O群集、核心電路)間 隔，因?yàn)樵诘诙愋瓦吘?10處提供免受閉鎖的較少保護(hù)。舉例來說，具有低電阻路徑的非 所要的寄生結(jié)構(gòu)可形成于第二類型邊緣510中或周圍且增加對晶體管(例如，pmos晶體管 516、nmos晶體管518)的閉鎖和靜電損壞的風(fēng)險(xiǎn)。如本文中所使用，短語“第二類型邊緣” 一般指代1/0群集500的在pmos晶體管和nmos晶體管附近的邊緣。在一些實(shí)施例中，可 通過能夠確定1/0群集中所使用的每一裝置的電子容限水平的鑄造要求或其它制造工藝 要求而界定空間512。在其它實(shí)施例中，可通過在襯墊502內(nèi)部所發(fā)現(xiàn)的電力總線電阻和所 述襯墊中的每一裝置的靜電放電容限極限而界定1/0群集500的尺寸設(shè)計(jì)。1/0群集500還可包括一個或一個以上保護(hù)電路，例如，保護(hù)電路5 和526。在 一個實(shí)施例中，保護(hù)電路5 經(jīng)展示成在中心位于列504中，因此，襯墊與保護(hù)電路之間的 路由距離減小。在另一實(shí)施例中，保護(hù)電路5M可定位于1/0群集500內(nèi)的不同位置中。 舉例來說，保護(hù)電路5 可定位于第一組襯墊530與第二組襯墊532之間，所述襯墊中的全 部均可使用共同電壓。在一些實(shí)施例中，保護(hù)電路5M和保護(hù)電路5 分別電耦合到第一 組襯墊530和第二組襯墊532。在其它實(shí)施例中，1/0群集500中的其它襯墊可電耦合到保 護(hù)電路5M或保護(hù)電路526。保護(hù)電路5M和5 經(jīng)配置以使用根據(jù)每一襯墊中所使用的 裝置的電壓軌(例如，襯墊電源、核心電源或其它)。保護(hù)電路5M和5 為保護(hù)襯墊免受 ESD損壞(其可不利于1/0群集的操作)的電路的部分。在其它實(shí)施例中，視所存在的電壓 軌的數(shù)目而定，額外保護(hù)電路可定位于1/0群集500中。舉例來說，集成電路可使用一個以 上襯墊電源(例如，3. 3V、3. 6V或其它)或核心電源(例如，1.5V、1.8V或其它)。在一些實(shí) 例中，保護(hù)電路5 和M6可經(jīng)配置為電壓鉗(voltageclamp)。在一些實(shí)施例中，1/0群集 500和上述元件可變化且不限于所提供的功能、結(jié)構(gòu)、配置、實(shí)施方案或?qū)嵗?。本發(fā)明實(shí)現(xiàn)多個1/0群集在一裸片上的有效場地規(guī)劃(floor planning) 0所述 1/0群集可定位于所述裸片上的任何區(qū)域上，無論是在較低利用的區(qū)域中還是沿著所述裸 片的邊緣還是在具有需要緊密接近的電路的區(qū)域上。在一些實(shí)施例中，1/0群集定位于高 速電路或需要快速接近的其它類型的電路附近，或?qū)υ肼暶舾谢蚓哂袑o密接近度的某一 其它需要。在必要時(shí)，使用空間512(圖5中所示)而將1/0群集與鄰近組件間隔以防止閉 鎖。有時(shí)在場地規(guī)劃的過程中首先放置核心電路，接著放置1/0電路。有時(shí)在場地規(guī)劃期 間首先放置1/0電路，且將核心電路放置于1/0電路周圍。雖然已詳細(xì)地描述本發(fā)明和其優(yōu)勢，但應(yīng)理解，在不脫離如由所附權(quán)利要求書界 定的本發(fā)明的精神和范圍的情況下，可在本發(fā)明中作出各種改變、替換和更改。此外，本申 請案的范圍無意限于本說明書中所描述的過程、機(jī)器、制品、物質(zhì)組成、手段、方法和步驟的 特定實(shí)施例。所屬領(lǐng)域的技術(shù)人員將容易從本發(fā)明的揭示內(nèi)容明白，根據(jù)本發(fā)明，可利用目前存在或以后待開發(fā)的執(zhí)行與本文中所描述的對應(yīng)實(shí)施例的功能大體上相同的功能或?qū)?現(xiàn)與本文中所描述的對應(yīng)實(shí)施例的結(jié)果大體上相同的結(jié)果的過程、機(jī)器、制品、物質(zhì)組成、 手段、方法或步驟。因此，所附權(quán)利要求書意欲在其范圍內(nèi)包括所述過程、機(jī)器、制品、物質(zhì) 組成、手段、方法或步驟。
權(quán)利要求
1.一種輸入/輸出(I/O)群集，其包含第一 I/O襯墊，其包含安置于所述第一 I/O襯墊的第一端處的第一類型晶體管和遠(yuǎn)離 所述第一端而安置的第二類型晶體管；以及第二 I/O襯墊，其包含安置于所述第二 I/O襯墊的第一端處的另一第一類型晶體管和 遠(yuǎn)離所述第一端而安置的另一第二類型晶體管，所述第二 I/O襯墊鄰近于所述第一 I/O襯 墊，因此，與所述其它第二類型晶體管相比，所述第一類型晶體管更靠近所述其它第一類型 晶體管，所述第一 I/O襯墊和所述第二 I/O襯墊界定第一 I/O襯墊對。
2.根據(jù)權(quán)利要求1所述的I/O群集，其進(jìn)一步包含電耦合到所述第一I/O襯墊對的保 護(hù)電路。
3.根據(jù)權(quán)利要求1所述的I/O群集，其中所述第一I/O襯墊與所述第二 I/O襯墊端對 端地定位，因此，與所述其它第二類型晶體管相比，所述第一類型晶體管更靠近所述其它第一類型晶體管。
4.根據(jù)權(quán)利要求1所述的I/O群集，其中所述第一I/O襯墊與所述第二 I/O襯墊并排 地定位，因此，與所述其它第一類型晶體管相比，所述第二類型晶體管更靠近所述其它第二 類型晶體管。
5.根據(jù)權(quán)利要求4所述的I/O群集，其進(jìn)一步包含第一列I/O襯墊，其包含所述第一 I/O襯墊對和與所述第一 I/O襯墊對并排地定位的 至少一個額外I/O襯墊；以及第二列I/O襯墊，其包含并排地定位的多個I/O襯墊，所述第二列I/O襯墊與所述第一 列I/O襯墊鄰接，因此，所述第一列I/O襯墊的所述第一類型晶體管與所述第二列I/O襯墊 的所述第一類型晶體管對準(zhǔn)成一行。
6.根據(jù)權(quán)利要求5所述的I/O群集，其中在每一列中，所述第二類型晶體管經(jīng)定位成彼 此鄰近。
7.根據(jù)權(quán)利要求5所述的I/O群集，其進(jìn)一步包含定位于所述I/O群集中且電耦合到 所述第一列I/O襯墊的第一保護(hù)電路，所述第一列I/O襯墊與所述第一保護(hù)電路使用第一 共同電壓。
8.根據(jù)權(quán)利要求7所述的I/O群集，其進(jìn)一步包含定位于所述I/O群集中且電耦合到 所述第二列I/O襯墊的第二保護(hù)電路，所述第二列I/O襯墊與所述第二保護(hù)電路使用不同 于所述第一共同電壓的第二共同電壓。
9.根據(jù)權(quán)利要求7所述的I/O群集，其中所述第一保護(hù)電路定位于所述第一I/O襯墊 對與所述第二 I/O襯墊對之間。
10.一種用于群集輸入/輸出(I/O)襯墊的方法，其包含將至少兩個I/O襯墊彼此鄰近地定位于一裸片上，每一襯墊包含第一類型晶體管，所 述I/O襯墊具有彼此對準(zhǔn)的所述第一類型晶體管。
11.根據(jù)權(quán)利要求10所述的方法，其進(jìn)一步包含將保護(hù)電路定位成鄰近于所述I/O襯墊；以及將所述保護(hù)電路電耦合到所述I/O襯墊。
12.根據(jù)權(quán)利要求10所述的方法，其進(jìn)一步包含將第二類型晶體管定位于每一襯墊 中，其中每一襯墊具有彼此對準(zhǔn)的所述第二類型晶體管，所述第二類型晶體管與所述第一類型晶體管間隔開。
13.一種用于形成輸入/輸出(I/O)群集的方法，其包含將第一 I/O襯墊定位于一裸片上，所述第一 I/O襯墊包含安置于所述第一 I/O襯墊的 第一端處的第一類型晶體管；以及將第二 I/O襯墊定位于所述裸片上，所述第二 I/O襯墊包含安置于所述第二 I/O襯墊 的第一端處的另一第一類型晶體管，所述第一 I/O襯墊的所述第一端與所述第二 I/O襯墊 的所述第一端鄰接，因此，所述第一類型晶體管鄰近于所述其它第一類型晶體管，所述第一 I/O襯墊和所述第二 I/O襯墊界定第一 I/O襯墊對。
14.根據(jù)權(quán)利要求13所述的方法，其進(jìn)一步包含將第二I/O襯墊對定位在所述第一 I/ 0襯墊對旁邊，因此，所述鄰近的I/O襯墊對的所述第一類型晶體管被定位成彼此鄰近。
15.根據(jù)權(quán)利要求13所述的方法，其進(jìn)一步包含并排地且鄰近于所述第一I/O襯墊對 的所述第一 I/O襯墊而定位第一多個I/O襯墊以界定第一列I/O襯墊；以及使所述第一列I/O襯墊與第二列I/O襯墊鄰接，因此，所述第一列I/O襯墊的所述第一 類型晶體管靠近所述第二列I/O襯墊的所述第一類型晶體管而對準(zhǔn)成一行，所述第二列I/ 0襯墊包含并排地且鄰近于所述第一 I/O襯墊對的所述第二 I/O襯墊而定位的第二多個I/ 0襯墊。
16.根據(jù)權(quán)利要求13所述的方法，其進(jìn)一步包含將第一保護(hù)電路和第二保護(hù)電路定位于所述I/O群集中；將所述第一 I/O襯墊電耦合到所述第一保護(hù)電路，所述第一保護(hù)電路和所述第一 I/O 襯墊使用第一電壓；以及將所述第二 I/O襯墊電耦合到所述第二保護(hù)電路，所述第二保護(hù)電路和所述第二 I/O 襯墊使用不同于所述第一電壓的第二電壓。
17.一種裸片，其包含至少一個輸入/輸出(I/O)群集，每一 I/O群集包含第一多個I/O襯墊，其各自包含定位于所述I/O襯墊的第一端處的第一類型晶體管和 遠(yuǎn)離所述第一端而定位于每一 I/O襯墊上的第二類型晶體管，所述第一多個I/O襯墊彼此 對準(zhǔn)以界定第一列I/O襯墊，所述第一列I/O襯墊具有第一類型晶體管的第一布置和第二 類型晶體管的第一布置；以及第二多個I/O襯墊，其各自包含定位于所述I/O襯墊的第一端處的第一類型晶體管和 遠(yuǎn)離所述第一端而定位于每一 I/O襯墊上的第二類型晶體管，所述第二多個I/O襯墊彼此 對準(zhǔn)以界定第二列I/O襯墊，所述第二列I/O襯墊具有第一類型晶體管的第二布置和第二 類型晶體管的第二布置，所述第一列和所述第二列被定位成使其第一類型晶體管的相應(yīng)布 置彼此鄰近。
18.根據(jù)權(quán)利要求17所述的裸片，其進(jìn)一步包含定位于所述第一列中且電耦合到所述 第一多個I/O襯墊的第一保護(hù)電路，所述第一保護(hù)電路與所述第一多個襯墊使用第一共同 電壓。
19.根據(jù)權(quán)利要求17所述的裸片，其進(jìn)一步包含電耦合到所述第二多個I/O襯墊的第 二保護(hù)電路，所述第二保護(hù)電路與所述第二多個I/O襯墊使用第二共同電壓。
20.根據(jù)權(quán)利要求17所述的裸片，其中所述I/O群集定位于所述裸片的邊緣區(qū)域處。
21.根據(jù)權(quán)利要求17所述的裸片，其進(jìn)一步包含鄰近于所述I/O群集而定位于所述裸 片上的核心電路。
22.根據(jù)權(quán)利要求17所述的裸片，其進(jìn)一步包含在所述裸片上與所述I/O群集呈間隔 關(guān)系的核心電路。
23.根據(jù)權(quán)利要求17所述的裸片，所述I/O群集以不同于另一I/O群集的定向而定位 于所述裸片上。
全文摘要
本發(fā)明揭示一種I/O群集(300)及其制造方法。所述I/O群集包含第一I/O襯墊(302)和第二I/O襯墊(304)。所述第一I/O襯墊包含安置于所述第一I/O襯墊的第一端處的第一類型晶體管(318)和遠(yuǎn)離所述第一端而安置的第二類型晶體管(322)。所述第二I/O襯墊包含安置于所述第二I/O襯墊的第一端處的另一第一類型晶體管(320)和遠(yuǎn)離所述第一端而安置的另一第二類型晶體管(324)，所述第二I/O襯墊鄰近于所述第一I/O襯墊，因此，與所述其它第二類型晶體管(322)相比，所述第一類型晶體管更靠近所述其它第一類型晶體管(318)。所述I/O襯墊布局減少靜電放電和閉鎖的風(fēng)險(xiǎn)。
文檔編號H03K17/0814GK102099912SQ200980127727
公開日2011年6月15日 申請日期2009年7月15日 優(yōu)先權(quán)日2008年7月30日
發(fā)明者托馬斯·R·湯姆斯, 斯雷克爾·鄧迪加爾, 禮薩·賈利利澤伊納利, 韋維克·莫漢 申請人:高通股份有限公司