專(zhuān)利名稱(chēng)：信號(hào)處理裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的一方面涉及一種信號(hào)處理裝置，其中進(jìn)行分頻。該信號(hào)處理裝置例如可 以具有能夠執(zhí)行頻率轉(zhuǎn)換的集成電路的形式。這種集成電路典型地應(yīng)用于接收機(jī)的前端模 塊中。本發(fā)明的其他方面涉及一種接收機(jī)系統(tǒng)以及一種信號(hào)處理方法，其中涉及分頻。
背景技術(shù)：
有多種類(lèi)型的信號(hào)處理可能涉及按照奇數(shù)的分頻。頻率合成是一個(gè)例子。按3、 5或7等進(jìn)行分頻可能對(duì)于生成特定頻率的信號(hào)或者對(duì)于生成具有特定特性的信號(hào)或者對(duì) 于這兩者而言是希望的。能夠提供緊密間隔的奇偶分頻比如2、3、4、5、6和7的可控分頻器 可以有利地用于頻率合成系統(tǒng)。這種可控分頻器能夠根據(jù)僅僅可在相對(duì)小頻率范圍上調(diào)諧 的輸入信號(hào)，提供可在相對(duì)寬頻率范圍上調(diào)諧的輸出信號(hào)。因此，可以實(shí)現(xiàn)相對(duì)寬的調(diào)諧范 圍，而不需要具有相對(duì)寬調(diào)諧范圍的振蕩器。按奇數(shù)的分頻也可有利地用在包括所謂諧波抑制混合器的射頻系統(tǒng)中。諧波抑 制混合器有效地將輸入信號(hào)與復(fù)合(composite)混合器驅(qū)動(dòng)信號(hào)相乘，復(fù)合混合器驅(qū)動(dòng)信 號(hào)由獨(dú)立的方波狀信號(hào)分量構(gòu)成。獨(dú)立的方波狀信號(hào)分量具有相對(duì)于彼此的特定幅度、頻 率以及相位關(guān)系。該特定幅度、頻率和相位關(guān)系允許抑制復(fù)合混合器驅(qū)動(dòng)信號(hào)中諧波頻 率分量中的一個(gè)或多個(gè)，這些諧波頻率分量不然的話(huà)將會(huì)導(dǎo)致嚴(yán)重的雜散響應(yīng)(spurious response)。實(shí)現(xiàn)這種特定頻率和相位關(guān)系可以涉及至少一次按奇數(shù)分頻。在各種應(yīng)用中，例如前面所述的頻率合成和諧波抑制混合，希望按奇數(shù)的分頻產(chǎn) 生具有50%占空比的輸出信號(hào)。這種輸出信號(hào)也可以是一對(duì)信號(hào)的形式，這一對(duì)信號(hào)具有 180°相位關(guān)系。關(guān)鍵的是輸出信號(hào)包括時(shí)間上等距間隔的轉(zhuǎn)變。這種50%占空比信號(hào)允 許生成精確的同相和正交信號(hào)，意味著這些信號(hào)相對(duì)于彼此具有精確的90°相位關(guān)系。實(shí) 際上，輸出信號(hào)將遭受占空比誤差偏離理想的等距間隔轉(zhuǎn)變。占空比誤差例如將導(dǎo)致同相 和正交信號(hào)之間的相位誤差，這將不利地影響信號(hào)處理質(zhì)量。在諧波抑制混合器中，占空比 誤差可以不利地影響對(duì)一個(gè)或多個(gè)諧波頻率分量的抑制。公開(kāi)號(hào)為WO 2006/018754的國(guó)際專(zhuān)利申請(qǐng)描述了一種能夠提供按奇數(shù)的分頻并 產(chǎn)生具有小占空比誤差的輸出信號(hào)的分頻電路。該分頻電路包括一對(duì)多態(tài)電路，每一多態(tài) 電路可切換通過(guò)狀態(tài)的循環(huán)。一個(gè)多態(tài)電路響應(yīng)于輸入信號(hào)的上升沿切換至下一狀態(tài)。另 一多態(tài)電路響應(yīng)于輸入信號(hào)的下降沿切換至下一狀態(tài)。每一多態(tài)電路具有至少一個(gè)這樣的 狀態(tài)，在該狀態(tài)中，該多態(tài)電路禁用另一多態(tài)電路以禁止另一多態(tài)電路切換至下一狀態(tài)。盡 管該分頻電路實(shí)現(xiàn)滿(mǎn)意的信號(hào)處理質(zhì)量，但是實(shí)現(xiàn)相對(duì)昂貴，因?yàn)樾枰獌蓚€(gè)多態(tài)電路。

發(fā)明內(nèi)容
需要低成本電路來(lái)實(shí)現(xiàn)具有相對(duì)小占空比誤差的按奇數(shù)分頻。為了更好地解決該需要，根據(jù)本發(fā)明的信號(hào)處理電路具有如下特性。該信號(hào)處理 裝置包括設(shè)置為時(shí)鐘控制延遲線(xiàn)的鎖存器串，該延遲線(xiàn)具有彼此耦合的數(shù)據(jù)輸入和數(shù)據(jù)輸出，以形成反相環(huán)。對(duì)于鎖存器串中一鎖存器，使能電路根據(jù)所關(guān)注的鎖存器在一個(gè)時(shí)鐘周 期之前從鎖存器串中前一鎖存器接收到給定的二進(jìn)制值還是該給定二進(jìn)制值的反轉(zhuǎn)，相應(yīng) 地允許或禁止所關(guān)注的鎖存器改變狀態(tài)。對(duì)于時(shí)鐘控制延遲線(xiàn)內(nèi)除了所關(guān)注的鎖存器之外的所有鎖存器，如下描述成立。 在鎖存器的數(shù)據(jù)輸入處出現(xiàn)轉(zhuǎn)變(可以是上升沿或下降沿)的情況下，該轉(zhuǎn)變將在延遲大 概半個(gè)時(shí)鐘周期之后出現(xiàn)在該鎖存器的輸出處。然而，前述內(nèi)容僅適用于所關(guān)注鎖存器的 前述兩種類(lèi)型轉(zhuǎn)變之一。在所關(guān)注鎖存器的數(shù)據(jù)輸入處出現(xiàn)另一類(lèi)型的轉(zhuǎn)變時(shí)，存在額外 的延遲，因?yàn)樗P(guān)注鎖存器被禁止改變狀態(tài)。所關(guān)注鎖存器必須從所述轉(zhuǎn)變出現(xiàn)開(kāi)始等待 一個(gè)時(shí)鐘周期從而被允許改變狀態(tài)。即，對(duì)于兩種可能的轉(zhuǎn)變之一(上升沿或下降沿)，所 關(guān)注鎖存器有效地引入一個(gè)時(shí)鐘周期的額外延遲。因此，在使能電路激活的情況下，根據(jù)是上升沿還是下降沿原樣傳播通過(guò)時(shí)鐘控 制延遲線(xiàn)，時(shí)鐘控制延遲線(xiàn)提供不同延遲。在時(shí)鐘控制延遲線(xiàn)針對(duì)上升沿提供N/2個(gè)時(shí)鐘 周期的延遲的情況下，時(shí)鐘控制延遲線(xiàn)針對(duì)下降沿提供N/2+1個(gè)時(shí)鐘周期的延遲，反之亦 然，其中N是代表時(shí)鐘控制延遲線(xiàn)中激活鎖存器數(shù)目的整數(shù)。結(jié)果，時(shí)鐘控制延遲線(xiàn)將有效 地提供按照奇數(shù)的分頻。更具體地，時(shí)鐘控制延遲線(xiàn)生成的信號(hào)所具有的頻率是用來(lái)對(duì)該 時(shí)鐘控制延遲線(xiàn)提供時(shí)鐘的時(shí)鐘信號(hào)的頻率的(N+1)分之一。另外，可以根據(jù)允許或禁止 所關(guān)注鎖存器改變狀態(tài)的速率，獲得具有相同頻率的補(bǔ)充信號(hào)。該補(bǔ)充信號(hào)相對(duì)于從時(shí)鐘 控制延遲線(xiàn)獲取的前述信號(hào)具有相對(duì)精確的180°相位關(guān)系。因此，可以獲得相對(duì)小的占空 比誤差，如上所述這有助于實(shí)現(xiàn)滿(mǎn)意的信號(hào)處理質(zhì)量。根據(jù)本發(fā)明的分頻電路典型地比前述國(guó)際專(zhuān)利申請(qǐng)中描述的分頻電路需要更少 的元件。但是，可以實(shí)現(xiàn)同等的性能。例如，根據(jù)本發(fā)明的分頻電路可以通過(guò)向設(shè)置為時(shí)鐘 控制延遲線(xiàn)的常規(guī)鎖存器串(能夠提供按偶數(shù)的分頻)中增加兩個(gè)鎖存器來(lái)獲得。本發(fā)明的實(shí)施有利地包括如下附加特征中的一個(gè)或多個(gè)，這些附加特征在與各從 屬權(quán)利要求相對(duì)應(yīng)的單獨(dú)段落中描述。使能電路優(yōu)選地包括另外的鎖存器串，該另外的鎖存器串設(shè)置為另外的時(shí)鐘控制 延遲線(xiàn)，該另外的時(shí)鐘控制延遲線(xiàn)具有數(shù)據(jù)輸入和數(shù)據(jù)輸出。數(shù)據(jù)輸入耦合至首先提及的 鎖存器串中一鎖存器的數(shù)據(jù)輸出。該另外的時(shí)鐘控制延遲線(xiàn)的數(shù)據(jù)輸出耦合至首先提及的 鎖存器串中所述所關(guān)注的鎖存器的使能輸入，如果在使能輸入處存在給定的二進(jìn)制值或者 該給定二進(jìn)制值的反轉(zhuǎn)，則相應(yīng)地允許或禁止所述所關(guān)注的鎖存器改變狀態(tài)。另外的時(shí)鐘控制延遲線(xiàn)優(yōu)選地包括在其數(shù)據(jù)輸入和其數(shù)據(jù)輸出之間的兩個(gè)鎖存 器，其中數(shù)據(jù)輸入耦合至首先提及的鎖存器串中所述前一鎖存器的數(shù)據(jù)輸出。首先提及的鎖存器串中所述前一鎖存器優(yōu)選地具有相對(duì)于彼此反相的一對(duì)輸出。 一個(gè)輸出耦合至首先提及的鎖存器串中所述所關(guān)注的鎖存器的數(shù)據(jù)輸入。所述前一鎖存器 的另一輸出耦合至另外的時(shí)鐘控制延遲線(xiàn)的數(shù)據(jù)輸入。使能電路優(yōu)選地可切換為空閑狀態(tài)，在空閑狀態(tài)中使能電路不能禁止首先提及的 鎖存器串中所述所關(guān)注的鎖存器改變狀態(tài)。這實(shí)現(xiàn)了奇數(shù)和偶數(shù)分頻比。優(yōu)選地，另外的鎖存器串中至少一個(gè)鎖存器具有復(fù)位輸入。設(shè)置另外的鎖存器串， 使得當(dāng)復(fù)位信號(hào)施加于復(fù)位輸入時(shí)，在首先提及的鎖存器串中所述所關(guān)注的鎖存器的使能 輸入處出現(xiàn)給定的二進(jìn)制值，從而允許所述所關(guān)注的鎖存器改變狀態(tài)。
首先提及的鎖存器串中所述所關(guān)注的鎖存器優(yōu)選地包括復(fù)位輸入。提供另外的時(shí) 鐘線(xiàn)的數(shù)據(jù)輸出的鎖存器包括復(fù)位輸入。前述復(fù)位輸入彼此耦合使得前述鎖存器能夠同時(shí) 復(fù)位。這使得能夠施加良好定義的初始狀態(tài)。優(yōu)選地設(shè)置一對(duì)時(shí)鐘線(xiàn)用于接收差分時(shí)鐘信號(hào)，差分時(shí)鐘信號(hào)具有非反相分量和 反相分量。一條時(shí)鐘線(xiàn)被設(shè)置為將非反相分量施加到一組鎖存器的相應(yīng)時(shí)鐘輸入。另一條 時(shí)鐘線(xiàn)被設(shè)置為將差分時(shí)鐘信號(hào)的反相分量施加到另一組鎖存器的相應(yīng)時(shí)鐘輸入。這消除 了對(duì)用于將時(shí)鐘信號(hào)反相的反相器的需要。鎖存器優(yōu)選地為D型?？梢栽O(shè)置具有一對(duì)數(shù)據(jù)輸入的JK型觸發(fā)器電路。一個(gè)數(shù)據(jù)輸入耦合至首先提及 的鎖存器串中所述所關(guān)注的鎖存器的數(shù)據(jù)輸出。觸發(fā)器電路的另一數(shù)據(jù)輸入耦合至首先提 及的鎖存器串中所述所關(guān)注的鎖存器的使能輸入?？梢栽O(shè)置振蕩器，用于生成驅(qū)動(dòng)鎖存器串的時(shí)鐘信號(hào)。另外，可以設(shè)置混合器電路，用于將輸入信號(hào)乘以至少一個(gè)混合器驅(qū)動(dòng)信號(hào)；以 及混合器驅(qū)動(dòng)電路，用于至少部分地根據(jù)從鎖存器串獲取的信號(hào)，生成所述至少一個(gè)混合 器驅(qū)動(dòng)信號(hào)。參考附圖的詳細(xì)描述說(shuō)明了以上總結(jié)的本發(fā)明以及附加特征。


圖1是示出了接收機(jī)系統(tǒng)的方框圖。圖2是示出了形成接收機(jī)系統(tǒng)一部分的分頻器的方框圖。圖3是示出了分頻器中各鎖存器的狀態(tài)改變的時(shí)序圖。圖4是示出了分頻器中可以包括的觸發(fā)器電路的方框圖。圖5是示出了形成分頻器一部分的可控延遲線(xiàn)部分的方框圖。圖6是示出了形成分頻器一部分的能夠被禁止改變狀態(tài)的鎖存器的電路圖。
具體實(shí)施例方式圖1示出了接收機(jī)系統(tǒng)，該接收機(jī)系統(tǒng)包括接收機(jī)REC和呈現(xiàn)設(shè)備RND。接收機(jī) REC例如通過(guò)天線(xiàn)或電纜連接接收射頻信號(hào)RF。接收機(jī)REC從射頻信號(hào)RF中提取信息信 號(hào)IS。響應(yīng)于信息信號(hào)IS，呈現(xiàn)設(shè)備RND提供聽(tīng)覺(jué)或視覺(jué)或兩方面可感知的信息。 接收機(jī)REC包括前端電路FEC、混合器MIX和后端電路BEC，它們構(gòu)成可調(diào)諧至信 道的處理路徑。接收機(jī)REC還包括振蕩器0SC、分頻電路DIV和控制器CTRL，它們可以視為 調(diào)諧系統(tǒng)?？刂破鰿TRL可以從用戶(hù)接口 UIF接收用戶(hù)命令，用戶(hù)接口 UIF可以包括遙控設(shè) 備。用戶(hù)接口 UIF例如還可以包括顯示器，該顯示器指示接收機(jī)REC調(diào)諧到的信道。顯示 器可以形成呈現(xiàn)設(shè)備RND的一部分。接收機(jī)REC基本上如下工作。假設(shè)接收機(jī)REC調(diào)諧至一具體信道，該信道此后稱(chēng) 作所需信道。前端電路FEC濾波并放大射頻信號(hào)RF，以獲得處理后射頻信號(hào)RP，該處理后 射頻信號(hào)RP包括所需信道的放大版本。其他信道優(yōu)選地相對(duì)于所需信道衰減。相對(duì)簡(jiǎn)單 的濾波器電路可以衰減在頻率上距離所需信道相對(duì)遠(yuǎn)的信道?；旌掀鱉IX接收混合器驅(qū)動(dòng)信號(hào)MD，該混合器驅(qū)動(dòng)信號(hào)MD使混合器MIX將處理后射頻信號(hào)RP轉(zhuǎn)換為中頻信號(hào)IF。更具體地，混合器驅(qū)動(dòng)信號(hào)MD使混合器MIX將所需信道 在頻率上移動(dòng)，以獲得所需信道的頻移版本，該頻移版本落在預(yù)定的中頻通帶內(nèi)。后端電路 BEC抑制預(yù)定中頻通帶外的信號(hào)。只留下所需信道的頻移版本。后端電路BEC對(duì)所需信道 的頻移版本應(yīng)用各種類(lèi)型的處理，以從中提取信息信號(hào)IS。這些各種類(lèi)型的處理例如可以 包括放大、解調(diào)、解復(fù)用、解碼和糾錯(cuò)。用戶(hù)可以按如下方式將接收機(jī)REC調(diào)諧到所需信道。用戶(hù)通過(guò)用戶(hù)接口 UIF指定 所需信道。作為響應(yīng)，控制器CTRL向振蕩器OSC和分頻電路DIV分別施加調(diào)諧控制信號(hào)TCl 和TC2。調(diào)諧控制信號(hào)TCl使振蕩器OSC提供具有特定頻率的振蕩器信號(hào)0S，該特定頻率 在以下稱(chēng)作振蕩器頻率。調(diào)諧控制信號(hào)TC2使分頻電路DIV將該特定頻率除以特定數(shù)目， 該特定數(shù)目在以下稱(chēng)作分頻比。因此，分頻電路DIV提供的混合器驅(qū)動(dòng)信號(hào)MD具有的頻率等于振蕩器頻率除以分 頻比?；旌掀黩?qū)動(dòng)信號(hào)MD的頻率在以下稱(chēng)作混合頻率。如前所述，混合器MIX執(zhí)行頻移。 混合頻率定義該頻移。控制器CTRL設(shè)置振蕩器頻率和分頻比，使得所需信道的頻移版本落 在預(yù)定中頻通帶內(nèi)。實(shí)踐中，混合器MIX可能將所需信道之外的其他信號(hào)頻移到預(yù)定中頻通帶內(nèi)。這 種頻移構(gòu)成了雜散響應(yīng)，雜散響應(yīng)可能使所需信道的接收劣化。這些雜散響應(yīng)可以通過(guò)混 合器MIX的仔細(xì)設(shè)計(jì)，以及另外通過(guò)確?；旌掀黩?qū)動(dòng)信號(hào)MD具有適當(dāng)特性，來(lái)減小或衰減。在這一方面，分頻電路DIV扮演著重要的角色。例如，混合器驅(qū)動(dòng)信號(hào)MD優(yōu)選地 包括具有90°相位關(guān)系的同相分量和正交分量。混合器MIX優(yōu)選地包括兩個(gè)混合器電路， 其中之一接收同相分量，另一個(gè)接收正交分量。這種混合器MIX結(jié)構(gòu)允許減小或者衰減雜 散響應(yīng)?；旌掀黩?qū)動(dòng)信號(hào)MD越接近90°相位關(guān)系，雜散響應(yīng)減小或者衰減的程度就越大。圖2示出了分頻電路DIV。分頻電路DIV包括時(shí)鐘控制(clocked)延遲線(xiàn)⑶L、另 外的時(shí)鐘控制延遲線(xiàn)A⑶L、混合器驅(qū)動(dòng)電路MDC和控制電路CC。更具體地，時(shí)鐘控制延遲 線(xiàn)⑶L包括可控延遲部分)(DL，后面跟隨有兩個(gè)D型鎖存器L1、L2?？煽匮舆t部分)(DL具有 數(shù)據(jù)輸入I和數(shù)據(jù)輸出0。另外的時(shí)鐘控制延遲線(xiàn)A⑶L包括兩個(gè)D型鎖存器L3、L4。每一 鎖存器具有數(shù)據(jù)輸入D、時(shí)鐘輸入CLK、非反相數(shù)據(jù)輸出Q+和反相數(shù)據(jù)輸出Q-。鎖存器L2 具有使能輸入E。鎖存器L2和L4均具有復(fù)位輸入R。應(yīng)當(dāng)指出，時(shí)鐘控制延遲線(xiàn)⑶L具有與可控延遲部分)(DL的數(shù)據(jù)輸入I相對(duì)應(yīng)的 數(shù)據(jù)輸入。時(shí)鐘控制延遲線(xiàn)CDL具有與鎖存器L2的反相數(shù)據(jù)輸出相對(duì)應(yīng)的輸出。時(shí)鐘控 制延遲線(xiàn)⑶L的數(shù)據(jù)輸出耦合至其數(shù)據(jù)輸入，從而形成反相環(huán)(inverting loop)。另外的 時(shí)鐘控制延遲線(xiàn)ACDL具有與鎖存器L3的數(shù)據(jù)輸入和鎖存器L4的非反相數(shù)據(jù)輸出分別相 對(duì)應(yīng)的數(shù)據(jù)輸入和數(shù)據(jù)輸出。另外的時(shí)鐘控制延遲線(xiàn)ACDL耦合在鎖存器Ll的反相數(shù)據(jù)輸 出與鎖存器L2的使能輸入之間，這形成時(shí)鐘控制延遲線(xiàn)⑶L的一部分。分頻電路DIV分別從振蕩器OSC和控制器CTRL接收振蕩器信號(hào)OS和調(diào)諧控制信 號(hào)TC2，如圖1所示。振蕩器信號(hào)OS具有差分信號(hào)的形式，其具有非反相分量OS+和反相 分量OS-。分頻電路DIV包括一對(duì)時(shí)鐘線(xiàn)，一條時(shí)鐘線(xiàn)CL+用于振蕩器信號(hào)OS的非反相分 量0S+，另一時(shí)鐘線(xiàn)CL-用于反相分量OS-。這對(duì)時(shí)鐘線(xiàn)CL+、CL-將振蕩器信號(hào)OS施加到 可控延遲部分)(DL和前述鎖存器L1-L4的相應(yīng)時(shí)鐘輸入。更具體地，鎖存器Ll接收振蕩器 信號(hào)OS的反相分量0S-，而鎖存器L2接收非反相分量0S+。鎖存器L3接收振蕩器信號(hào)OS的非反相分量0S+，而鎖存器L4接收反相分量OS-。分頻電路DIV如下工作。控制電路CC根據(jù)調(diào)諧控制信號(hào)TC提供各種內(nèi)部控制信 號(hào)延遲控制信號(hào)DC、奇/偶控制信號(hào)OE和復(fù)位信號(hào)RS。延遲控制信號(hào)DC定義可控延遲 部分》)L的數(shù)據(jù)輸入I與數(shù)據(jù)輸出0之間的延遲。該延遲對(duì)應(yīng)于振蕩器信號(hào)OS的整數(shù)個(gè) 周期，前述整數(shù)取決于延遲控制信號(hào)DC。振蕩器信號(hào)OS的這些周期在下文稱(chēng)作時(shí)鐘周期。 延遲控制信號(hào)DC也定義時(shí)鐘控制延遲線(xiàn)⑶L的數(shù)據(jù)輸入與數(shù)據(jù)輸出之間的延遲。該延遲 比可控延遲部分)(DL的延遲多出一個(gè)時(shí)鐘周期。這是因?yàn)殒i存器L1、L2合起來(lái)引入與一個(gè) 時(shí)鐘周期相對(duì)應(yīng)的延遲，該延遲加到可控延遲部分》)L的延遲上。鎖存器L3在其復(fù)位輸入處接收到的奇/偶控制信號(hào)OE確定鎖存器L3構(gòu)成其一 部分的另外時(shí)鐘控制延遲線(xiàn)ACDL是使能(激活)還是禁用(空閑)。更具體地，奇/偶控 制信號(hào)OE通過(guò)允許鎖存器L3改變狀態(tài)，來(lái)使能另外的時(shí)鐘控制延遲線(xiàn)ACDL。奇/偶控制 信號(hào)OE通過(guò)強(qiáng)制鎖存器L3在其非反相數(shù)據(jù)輸出處提供二進(jìn)制值1，來(lái)禁用另外的延遲線(xiàn) ACDL0因此，鎖存器L4也被強(qiáng)制為在其非反相數(shù)據(jù)輸出處提供二進(jìn)制值1，這構(gòu)成另外的時(shí) 鐘控制延遲線(xiàn)A⑶L的數(shù)據(jù)輸出。復(fù)位信號(hào)RS用來(lái)確保分頻電路DIV處于良好定義的狀態(tài)，例如跟隨調(diào)諧控制信號(hào) TC2的改變。為此，鎖存器L2和L4共同在其相應(yīng)復(fù)位輸入處接收復(fù)位信號(hào)RS。也就是說(shuō)， 前述復(fù)位輸入如圖2所示彼此耦合，從而鎖存器L2和L4能夠通過(guò)復(fù)位信號(hào)RS同時(shí)復(fù)位。假設(shè)控制電路CC通過(guò)施加到鎖存器L3復(fù)位輸入的奇/偶控制信號(hào)OE禁用另外 的時(shí)鐘控制延遲線(xiàn)ACDL。在這種情況下，鎖存器L2在其使能輸入處接收二進(jìn)制值1，使得 允許該鎖存器改變狀態(tài)，無(wú)論另外的時(shí)鐘控制延遲線(xiàn)ACDL的數(shù)據(jù)輸入處的值如何。結(jié)果， 分頻電路DIV提供偶數(shù)分頻比。該偶數(shù)分頻比等于時(shí)鐘控制延遲線(xiàn)CDL以時(shí)鐘周期數(shù)計(jì)的 延遲的兩倍。在可控延遲部分)(DL沒(méi)有引入任何延遲，換言之零延遲的情況下，偶數(shù)分頻比 等于二 O)。在可控延遲部分》)L的延遲等于一個(gè)時(shí)鐘周期的情況下，偶數(shù)分頻比等于四 (4).在前述延遲等于兩個(gè)時(shí)鐘周期的情況下，偶數(shù)分頻比等于六(6)，以此類(lèi)推。如前所 述，延遲控制信號(hào)DC有效地定義分頻比?，F(xiàn)在假設(shè)控制電路CC通過(guò)奇/偶控制信號(hào)OE使能另外的時(shí)鐘控制延遲線(xiàn)A⑶L。 在這種情況下，鎖存器L2數(shù)據(jù)輸入處的二進(jìn)制值的反轉(zhuǎn)(inverse)將在一個(gè)時(shí)鐘周期之后 出現(xiàn)在鎖存器L2的使能輸入處。這是因?yàn)榱硗獾臅r(shí)鐘控制延遲線(xiàn)ACDL耦合在鎖存器Ll 的反相數(shù)據(jù)輸出與鎖存器L2的使能輸入之間，如圖2所示。實(shí)際上，另外的時(shí)鐘控制延遲 線(xiàn)ACDL構(gòu)成使能電路，該使能電路根據(jù)一個(gè)時(shí)鐘周期之前鎖存器L2在其數(shù)據(jù)輸入處接收 到二進(jìn)制值0還是二進(jìn)制值1，相應(yīng)地允許或禁止鎖存器L2改變狀態(tài)。結(jié)果，分頻電路DIV 提供奇數(shù)分頻比。當(dāng)將L4替換為用于L2的鎖存器(該鎖存器具有額外的使能輸入，該使 能輸入由鎖存器L2的非反相輸出來(lái)驅(qū)動(dòng))時(shí)，將是同樣的情況。在這種情況下，可能需要 采取適當(dāng)?shù)拇胧﹣?lái)防止閉鎖(latch up)。假設(shè)另外的時(shí)鐘控制延遲線(xiàn)A⑶L被使能，且在給定時(shí)刻在鎖存器L2的數(shù)據(jù)輸入 處出現(xiàn)0到1的轉(zhuǎn)變，這對(duì)應(yīng)于上升沿。這意味著一個(gè)時(shí)鐘周期之前在鎖存器L2的數(shù)據(jù)輸 入處存在二進(jìn)制值0。另外的時(shí)鐘控制延遲線(xiàn)ACDL使得之前在鎖存器L2的數(shù)據(jù)輸入處存 在的二進(jìn)制值的反轉(zhuǎn)出現(xiàn)在該鎖存器的使能輸入處。因此，當(dāng)出現(xiàn)0到1的轉(zhuǎn)變時(shí)，二進(jìn)制 值1將出現(xiàn)在鎖存器L2的使能輸入處。這意味著鎖存器L2被使能。在鎖存器L2的數(shù)據(jù)輸入處出現(xiàn)的0到1的轉(zhuǎn)變將在與半個(gè)時(shí)鐘周期相對(duì)應(yīng)的標(biāo)準(zhǔn)延遲之后出現(xiàn)在其數(shù)據(jù)輸出 處。不存在額外的延遲。現(xiàn)在假設(shè)另外的時(shí)鐘控制延遲線(xiàn)ACDL被使能，且在給定時(shí)刻在鎖存器L2的數(shù)據(jù) 輸入處出現(xiàn)1到0的轉(zhuǎn)變，這對(duì)應(yīng)于上升沿。這意味著一個(gè)時(shí)鐘周期之前在該鎖存器的數(shù) 據(jù)輸入處存在二進(jìn)制值1。另外的時(shí)鐘控制延遲線(xiàn)ACDL使得之前在鎖存器L2的數(shù)據(jù)輸入 處存在的二進(jìn)制值的反轉(zhuǎn)出現(xiàn)在該鎖存器的使能輸入處。因此，當(dāng)出現(xiàn)1到0的轉(zhuǎn)變時(shí)，二 進(jìn)制值0將出現(xiàn)在鎖存器L2的使能輸入處。這意味著鎖存器L2被禁用。鎖存器L2不會(huì) 在半個(gè)時(shí)鐘周期的標(biāo)準(zhǔn)延遲之后將1到0的轉(zhuǎn)變傳送到其數(shù)據(jù)輸出。1到0的轉(zhuǎn)變將在與 一個(gè)時(shí)鐘周期相對(duì)應(yīng)的額外延遲之后出現(xiàn)在數(shù)據(jù)輸出處。這是因?yàn)樵阪i存器L2的數(shù)據(jù)輸 入處出現(xiàn)1到0的轉(zhuǎn)變之后經(jīng)過(guò)一個(gè)時(shí)鐘周期，二進(jìn)制值1將出現(xiàn)在鎖存器L2的使能輸入 處。事實(shí)上，另外的時(shí)鐘控制延遲線(xiàn)ACDL在一個(gè)時(shí)鐘周期的延遲之后將1到0的轉(zhuǎn)變的反 轉(zhuǎn)，即0到1的轉(zhuǎn)變，從鎖存器L2的數(shù)據(jù)輸入傳送到該鎖存器的使能輸入。同時(shí)，另外的時(shí) 鐘控制延遲線(xiàn)ACDL禁止鎖存器L2改變狀態(tài)。總之，在圖2所示的分頻電路DIV中，0到1的轉(zhuǎn)變?cè)跁r(shí)鐘控制延遲線(xiàn)⑶L中經(jīng)受 標(biāo)準(zhǔn)延遲。該標(biāo)準(zhǔn)延遲等于在另外的延遲線(xiàn)被禁用且分頻電路DIV提供偶數(shù)分頻比的情況 下任意轉(zhuǎn)變0到1或1到0所經(jīng)受的延遲。在另外的時(shí)鐘控制延遲線(xiàn)A⑶L被使能的情況 下，1到0的轉(zhuǎn)變經(jīng)受一個(gè)時(shí)鐘周期的額外延遲，這使分頻電路DIV提供奇數(shù)分頻比。也就 是說(shuō)，針對(duì)1到0的轉(zhuǎn)變選擇性地引入了一個(gè)時(shí)鐘周期的額外延遲。應(yīng)當(dāng)指出，在另外的時(shí) 鐘控制延遲線(xiàn)ACDL耦合在鎖存器Ll的非反相數(shù)據(jù)輸出與鎖存器L2的使能輸入之間的情 況下，將會(huì)對(duì)0到1的轉(zhuǎn)變選擇性地引入一個(gè)時(shí)鐘周期的額外延遲。圖3示出了在如下兩個(gè)條件適用的情況下分頻電路DIV內(nèi)的各個(gè)信號(hào)?？煽匮舆t 部分》)L的延遲等于一個(gè)時(shí)鐘周期。另外的時(shí)鐘控制延遲線(xiàn)ACDL被使能以獲得奇數(shù)分頻 比，該奇數(shù)分頻比等于五(5)。圖3是水平軸表示時(shí)間的時(shí)序圖。水平軸上示出了一系列時(shí)刻tl_tl9，每一時(shí)刻 對(duì)應(yīng)于振蕩器信號(hào)OS的轉(zhuǎn)變。時(shí)刻tl-tl9以半個(gè)時(shí)鐘周期的網(wǎng)格等距間隔。時(shí)鐘周期 Tpffi對(duì)應(yīng)于相同類(lèi)型的兩個(gè)連續(xù)轉(zhuǎn)變(可以是下降沿或上升沿)之間的時(shí)間間隔。圖3的時(shí)序圖包括各水平部分，每一水平部分示出了具體的信號(hào)。水平部分OS+ 和OS-分別示出了振蕩器信號(hào)OS的非反相分離OS+和反相分量OS-。水平部分LId示出了 鎖存器Ll的數(shù)據(jù)輸入處出現(xiàn)的信號(hào)。水平部分L1Q+、L 示出了鎖存器Ll的非反相數(shù)據(jù)輸 出處出現(xiàn)的信號(hào)，該信號(hào)對(duì)應(yīng)于鎖存器L2的數(shù)據(jù)輸入處出現(xiàn)的信號(hào)。水平部分L2Q+示出了 鎖存器L2的非反相數(shù)據(jù)輸出處的信號(hào)。水平部分L2Q_示出了鎖存器L2的反相數(shù)據(jù)輸出處 出現(xiàn)的信號(hào)。水平部分L1q_、Ud示出了鎖存器Ll的反相數(shù)據(jù)輸出處出現(xiàn)的信號(hào)，該信號(hào)對(duì) 應(yīng)于鎖存器L3的數(shù)據(jù)輸入處出現(xiàn)的信號(hào)。最后，水平部分L4q+、Ue示出了鎖存器L4的非 反相數(shù)據(jù)輸出處出現(xiàn)的信號(hào)，該信號(hào)對(duì)應(yīng)于鎖存器L2的使能輸入處出現(xiàn)的信號(hào)。在時(shí)刻tl，在鎖存器Ll的數(shù)據(jù)輸入處出現(xiàn)0到1的轉(zhuǎn)變，這構(gòu)成上升沿。該上升 沿在半個(gè)時(shí)鐘周期之后在時(shí)刻t2出現(xiàn)在鎖存器Ll的非反相數(shù)據(jù)輸出處以及鎖存器L2的 數(shù)據(jù)輸入處，且在一個(gè)時(shí)鐘周期之后在時(shí)刻t3出現(xiàn)在鎖存器L2的非反相數(shù)據(jù)輸出處。在 相同時(shí)刻t3，在鎖存器L2的反相數(shù)據(jù)輸出處出現(xiàn)下降沿。該下降沿原樣傳播通過(guò)圖2所示 的可控延遲部分)(DL，從而在一個(gè)時(shí)鐘周期的延遲之后在時(shí)刻t5出現(xiàn)在鎖存器Ll的數(shù)據(jù)輸
9入處。該下降沿在半個(gè)時(shí)鐘周期之后在時(shí)刻t6出現(xiàn)在鎖存器Ll的非反相輸出處以及鎖存 器L2的數(shù)據(jù)輸入處。在時(shí)刻t6出現(xiàn)在鎖存器L2的數(shù)據(jù)輸入處的下降沿在172個(gè)時(shí)鐘周期之后在時(shí)刻 t9出現(xiàn)在鎖存器L2的非反相輸出處。這與在時(shí)刻t2出現(xiàn)在鎖存器L2的數(shù)據(jù)輸入處的上 升沿不同，上升沿在半個(gè)時(shí)鐘周期之后在時(shí)刻t3出現(xiàn)在該鎖存器的數(shù)據(jù)輸出處。在此存在 一個(gè)時(shí)鐘周期的額外延遲，這是因?yàn)殒i存器L2在時(shí)刻t7被禁用，這由叉來(lái)標(biāo)記。更準(zhǔn)確地 說(shuō)，在從時(shí)刻t4到時(shí)刻偽的時(shí)間間隔期間，鎖存器L2被禁用。這是因?yàn)樵谠摃r(shí)間間隔期 間，二進(jìn)制值0出現(xiàn)在鎖存器L2的使能輸入處，如圖3中下面的水平部分所示。如前所述， 鎖存器L2的使能輸入耦合至另外的時(shí)鐘控制延遲線(xiàn)ACDL的數(shù)據(jù)輸出(對(duì)應(yīng)于鎖存器L4 的非反相數(shù)據(jù)輸出)處。另外的時(shí)鐘控制延遲線(xiàn)A⑶L由于如下原因在時(shí)間間隔t4_t8期間禁用鎖存器L2。 在時(shí)刻t2出現(xiàn)在鎖存器L2的數(shù)據(jù)輸入處的上升沿與鎖存器Ll的反相數(shù)據(jù)輸出處的下降 沿相一致。在時(shí)刻t2出現(xiàn)的該下降沿也存在于鎖存器L3的數(shù)據(jù)輸入處，鎖存器L3的數(shù)據(jù) 輸入構(gòu)成了另外的時(shí)鐘控制延遲線(xiàn)ACDL的數(shù)據(jù)輸入。下降沿傳播通過(guò)另外的時(shí)鐘控制延 遲線(xiàn)ACDL，并在一個(gè)時(shí)鐘周期之后即在時(shí)刻t4出現(xiàn)在其數(shù)據(jù)輸出(由鎖存器L4的非反相 數(shù)據(jù)輸出形成)處。由于下降沿構(gòu)成1到0的轉(zhuǎn)變，鎖存器L2的使能輸入在時(shí)刻t4之前 接收二進(jìn)制值1，而在時(shí)刻t4之后接收二進(jìn)制值0直至?xí)r刻偽在鎖存器L2的使能輸入處 出現(xiàn)0到1的轉(zhuǎn)變，如圖3所示。圖3示出了水平部分L4q+、L2e所示的信號(hào)(存在于鎖存器L2的使能輸入處)是 水平部分L1Q+、L 所示的信號(hào)(存在于鎖存器L2的數(shù)據(jù)輸入處)的反轉(zhuǎn)和延遲版本。延 遲是一個(gè)時(shí)鐘周期。這是因?yàn)榱硗獾臅r(shí)鐘控制延遲線(xiàn)ACDL將鎖存器L2的數(shù)據(jù)輸入處出現(xiàn) 的信號(hào)的反轉(zhuǎn)在等于一個(gè)時(shí)鐘周期的延遲后傳送至該鎖存器的使能輸入。因此，在任意給 定時(shí)刻，鎖存器L2的使能輸入接收到的二進(jìn)制值是一個(gè)時(shí)鐘周期之前該鎖存器的數(shù)據(jù)輸 入處出現(xiàn)的二進(jìn)制值的反轉(zhuǎn)。在鎖存器L2的數(shù)據(jù)輸入處出現(xiàn)0到1的轉(zhuǎn)變的情況下，這意 味著該鎖存器L2的數(shù)據(jù)輸入在一個(gè)時(shí)鐘周期之前接收到二進(jìn)制值0。由于鎖存器L2的使 能輸入接收一個(gè)時(shí)鐘周期之前該鎖存器的數(shù)據(jù)輸入處出現(xiàn)的二進(jìn)制值的反轉(zhuǎn)，這進(jìn)一步意 味著在0到1的轉(zhuǎn)變出現(xiàn)時(shí)鎖存器L2在其使能輸入處接收二進(jìn)制值1。在0到1的轉(zhuǎn)變出 現(xiàn)時(shí)，鎖存器L2被使能。相反，當(dāng)在鎖存器L2的數(shù)據(jù)輸入處出現(xiàn)1到0的轉(zhuǎn)變時(shí)，鎖存器 L2在其使能輸入處接收二進(jìn)制值0。鎖存器L2被禁用。更具體地，在圖3中，在時(shí)刻t6在鎖存器L2的數(shù)據(jù)輸入處出現(xiàn)1到0的轉(zhuǎn)變。一 個(gè)時(shí)鐘周期之前在時(shí)刻t4，鎖存器L2的數(shù)據(jù)輸入接收二進(jìn)制值1。因此，當(dāng)在時(shí)刻t6出現(xiàn) 1到0的轉(zhuǎn)變時(shí)，鎖存器L2的使能輸入接收二進(jìn)制值0 ( 二進(jìn)制值1的反轉(zhuǎn))。因此在出現(xiàn) 1到0的轉(zhuǎn)變時(shí)鎖存器L2被禁用。該禁用在一個(gè)時(shí)鐘周期之后在時(shí)刻偽將被有效地去除。 這是因?yàn)榱硗獾臅r(shí)鐘控制延遲線(xiàn)ACDL使得在一個(gè)時(shí)鐘周期之后在時(shí)刻偽從0到1的逆轉(zhuǎn) 變出現(xiàn)在鎖存器L2的使能輸入處。即，在時(shí)刻偽，鎖存器L2的數(shù)據(jù)輸入在一個(gè)時(shí)鐘周期 之前(對(duì)應(yīng)于時(shí)刻t6)接收到的二進(jìn)制值等于0。由于該二進(jìn)制值的反轉(zhuǎn)出現(xiàn)在鎖存器L2 的使能輸入處，因此鎖存器L2被使能。相反，在時(shí)刻tl2在鎖存器L2的數(shù)據(jù)輸入處出現(xiàn)0到1的轉(zhuǎn)變。一個(gè)時(shí)鐘周期之 前在時(shí)刻tlO，鎖存器L2的數(shù)據(jù)輸入接收到二進(jìn)制值0。因此，當(dāng)在時(shí)刻tl2出現(xiàn)0到1的轉(zhuǎn)變時(shí)，鎖存器L2的使能輸入接收二進(jìn)制值1即二進(jìn)制值0的反轉(zhuǎn)。因此，當(dāng)在時(shí)刻tl2 出現(xiàn)0到1的轉(zhuǎn)變時(shí)，鎖存器L2被使能。該0到1的轉(zhuǎn)變是在時(shí)刻t9在鎖存器L2的反相 數(shù)據(jù)輸出處出現(xiàn)的上升沿的延遲版本。該上升沿原樣傳播通過(guò)可控延遲部分》)L和鎖存器 Li。因此，上升沿經(jīng)受等于11/2個(gè)時(shí)鐘周期的延遲，從而在時(shí)刻tl2產(chǎn)生0到1的轉(zhuǎn)變。時(shí) 刻tl2可以視為工作循環(huán)的開(kāi)始，等價(jià)于該工作循環(huán)始于時(shí)刻t2終于時(shí)刻tl2。圖3中水平部分L2q+所示的鎖存器L2非反相數(shù)據(jù)輸出處的信號(hào)以及水平部分 L4q+、L2e所示的鎖存器L4非反相數(shù)據(jù)輸出處的信號(hào)構(gòu)成一對(duì)分頻信號(hào)，這對(duì)分頻信號(hào)施加 到混合器驅(qū)動(dòng)電路MDC。這些信號(hào)中的每一個(gè)具有的頻率為振蕩器信號(hào)OS的頻率的1/5。 分頻比等于5。這是因?yàn)榭煽匮舆t部分)(DL提供一個(gè)時(shí)鐘周期的延遲且使能了另外的時(shí)鐘 延遲線(xiàn)A⑶L。重要的是，前述分頻信號(hào)相對(duì)于彼此相移180°。這使得混合器驅(qū)動(dòng)電路MDC能夠 生成具有精確的90°相位關(guān)系的混合器驅(qū)動(dòng)信號(hào)分量。即，分頻信號(hào)允許實(shí)現(xiàn)精確的相位 正交關(guān)系。這有助于減小圖1所示的混合器MIX的雜散響應(yīng)，如前所述?；旌掀黩?qū)動(dòng)電路 MDC例如可以類(lèi)似于前述國(guó)際專(zhuān)利申請(qǐng)公布WO 2006/018754中的圖13所示的正交生成電路。圖4示出了 JK型觸發(fā)器電路FF，其可以形成混合器驅(qū)動(dòng)電路MDC的一部分。觸發(fā) 器電路FF具有一對(duì)數(shù)據(jù)輸入J和K，非反相數(shù)據(jù)輸出Q+以及反相數(shù)據(jù)輸出Q-。K輸入被耦 合來(lái)接收?qǐng)D3的水平部分中所示出的信號(hào)L2Q+，這是來(lái)自鎖存器L2的非反相數(shù)據(jù)輸出(構(gòu) 成時(shí)鐘控制延遲線(xiàn)CDL的數(shù)據(jù)輸出)的信號(hào)。J輸入被耦合來(lái)接收?qǐng)D3的水平部分L4q+、 L2e中所示出的信號(hào)，這是來(lái)自鎖存器L4的非反相數(shù)據(jù)輸出(構(gòu)成另外的時(shí)鐘控制延遲線(xiàn) ACDL的數(shù)據(jù)輸出)的信號(hào)。觸發(fā)器電路FF有效地將前述分頻信號(hào)對(duì)組合為單獨(dú)的輸出信 號(hào)，在振蕩器信號(hào)OS具有精確地為50%的占空比的情況下，該單獨(dú)的輸出信號(hào)也具有精確 地為50%的占空比。圖5示出了可控延遲部分)(DL或更確切地說(shuō)該可控延遲部分)(DL的一種實(shí)施方 式。可控的時(shí)鐘控制延遲線(xiàn)⑶L包括四個(gè)D型鎖存器L11、L12、L13、L14以及兩個(gè)開(kāi)關(guān)SW1、 SW2，這兩個(gè)開(kāi)關(guān)也可以等同地視為復(fù)用器。每一鎖存器具有數(shù)據(jù)輸入D、時(shí)鐘輸入CLK、非 反相數(shù)據(jù)輸出Q+和反相數(shù)據(jù)輸出Q-。每一開(kāi)關(guān)具有兩個(gè)輸入和輸出。鎖存器Lll的數(shù)據(jù) 輸入構(gòu)成可控延遲部分》)L的數(shù)據(jù)輸入I。開(kāi)關(guān)SW2的輸出構(gòu)成可控延遲部分)(DL的輸出 0。鎖存器L12和L14在其相應(yīng)的時(shí)鐘輸入處經(jīng)由時(shí)鐘線(xiàn)CL+接收振蕩器信號(hào)OS的非反相 分量OS+。鎖存器L11、L13在其相應(yīng)的時(shí)鐘輸入處經(jīng)由時(shí)鐘線(xiàn)CL+接收振蕩器信號(hào)OS的反 相分量OS-。圖2所示的控制電路CC提供的延遲控制信號(hào)DC包括兩個(gè)開(kāi)關(guān)控制信號(hào)SC1、 SC2，一個(gè)開(kāi)關(guān)控制信號(hào)SCl用于開(kāi)關(guān)SW1，另一開(kāi)關(guān)控制信號(hào)SC2用于開(kāi)關(guān)SW2。可控延遲部分)(DL如下工作。鎖存器Lll和L12合起來(lái)構(gòu)成D型觸發(fā)器電路FF， 該觸發(fā)器電路提供一個(gè)時(shí)鐘的延遲。鎖存器L13和L14同樣如此。開(kāi)關(guān)SWl根據(jù)開(kāi)關(guān)控制 信號(hào)SCl，可以處于延遲使能狀態(tài)或旁路狀態(tài)。類(lèi)似地，開(kāi)關(guān)SW2根據(jù)開(kāi)關(guān)控制信號(hào)SC2，可 以處于延遲使能狀態(tài)或旁路狀態(tài)。在延遲使能狀態(tài)下，開(kāi)關(guān)SWl將鎖存器L13的數(shù)據(jù)輸入 耦合至鎖存器L12的非反相數(shù)據(jù)輸出。在旁路狀態(tài)下，開(kāi)關(guān)SWl將鎖存器L13的數(shù)據(jù)輸入 耦合至可控延遲部分》)L的數(shù)據(jù)輸入I。在延遲使能狀態(tài)下，開(kāi)關(guān)SW2將可控延遲部分)(DL 的輸出0耦合至鎖存器L4的非反相輸出。在旁路狀態(tài)下，開(kāi)關(guān)SW2將可控延遲部分)(DL的輸出0直接耦合至可控延遲部分)(DL的數(shù)據(jù)輸入I。因此，取決于兩個(gè)開(kāi)關(guān)SWl、SW2各自的狀態(tài)(通過(guò)延遲控制信號(hào)DC來(lái)定義)，可 控延遲部分XDL的延遲等于0、一個(gè)時(shí)鐘周期或兩個(gè)時(shí)鐘周期。在開(kāi)關(guān)SW2處于旁路狀態(tài)的 情況下，無(wú)論開(kāi)關(guān)SWl的狀態(tài)如何，可控延遲部分)(DL的數(shù)據(jù)輸入I直接耦合至可控延遲部 分)(DL的數(shù)據(jù)輸出0，從而延遲為0。假設(shè)開(kāi)關(guān)SW2處于延遲使能狀態(tài)。在該情況下，取決 于開(kāi)關(guān)SWl處于旁路狀態(tài)還是處于延遲使能狀態(tài)，延遲相應(yīng)地等于一個(gè)時(shí)鐘周期或兩個(gè)時(shí) 鐘周期。圖6示出了鎖存器L2或者更確切地說(shuō)該鎖存器L2的一種實(shí)施方式。鎖存器L2 包括若干晶體管M1-M12以及若干電阻R1-R5。晶體管例如可以是場(chǎng)效應(yīng)類(lèi)型的晶體管，包 括柵極、源極和漏極。晶體管Ml和M2形成輸入差分對(duì)。這些晶體管各自的柵極構(gòu)成鎖存 器L2差分形式的數(shù)據(jù)輸入D，包括非反相端口 +和反相端口 _。晶體管Ml和M2各自的源 極彼此耦合，且經(jīng)由晶體管M3和M4耦合至信號(hào)地。晶體管M3的柵極構(gòu)成鎖存器L2的使 能輸入E的非反相端口 +，該使能輸入是差分形式的。晶體管M4的柵極構(gòu)成鎖存器L2的時(shí) 鐘輸入CLK。電阻Rl和R2以及晶體管M5和M6構(gòu)成前述由晶體管Ml和M2形成的差分對(duì) 的負(fù)載電路。晶體管M6的柵極構(gòu)成鎖存器L2的復(fù)位輸入R。晶體管M7和M8構(gòu)成輔助差分對(duì)。這些晶體管的各自源極耦合至信號(hào)地。晶體管 M7的柵極也耦合至信號(hào)地，而晶體管M8的柵極構(gòu)成鎖存器L2的使能輸入E的反相端口 -。 晶體管M7的漏極耦合至晶體管Ml的漏極，晶體管Ml的漏極進(jìn)一步耦合至負(fù)載電路的電阻 Rl和晶體管M5。晶體管M8的漏極耦合至晶體管M2的漏極，晶體管M2的漏極進(jìn)一步耦合 至負(fù)載電路的電阻R2和晶體管M6。由晶體管M7和M8形成的輔助差分對(duì)因此有效地與由 晶體管Ml和M2形成的輸入差分對(duì)并聯(lián)設(shè)置。晶體管M9和MlO構(gòu)成數(shù)據(jù)保持差分對(duì)。晶體管M9的柵極耦合至晶體管MlO的漏 極。按照對(duì)稱(chēng)方式，晶體管MlO的柵極耦合至晶體管M9的漏極。晶體管M9的漏極耦合至 晶體管Ml的漏極。晶體管MlO的漏極耦合至晶體管M2的漏極。晶體管M9和MlO各自的 源極共同經(jīng)由電阻R3耦合至信號(hào)地。晶體管Mll和M12構(gòu)成輸出差分對(duì)。晶體管Mll的柵極耦合至晶體管Ml、M7和 M9各自的漏極。晶體管M12的柵極耦合至晶體管M2、M8和MlO各自的漏極。晶體管Mll 和M12各自的源極共同耦合至信號(hào)地。分別耦合至晶體管Mll和M12漏極的電阻R4和R5 構(gòu)成輸出差分對(duì)的負(fù)載電路。晶體管M12的漏極構(gòu)成鎖存器L2的非反相輸出Q+。晶體管 Mll的漏極構(gòu)成鎖存器L的反相輸出Q-。鎖存器L2如下工作。輸入差分對(duì)Ml、M2只有在晶體管M3和M4處于導(dǎo)通狀態(tài)時(shí) 激活。這發(fā)生在時(shí)鐘輸入CLK接收到二進(jìn)制值1且使能輸入E的非反相端口接收到二進(jìn)制 值1時(shí)。在差分輸入對(duì)激活的情況下，鎖存器L2的數(shù)據(jù)輸入D的非反相端口 +處出現(xiàn)的二 進(jìn)制值將被傳輸至非反相輸出Q+。該二進(jìn)制值的反轉(zhuǎn)將出現(xiàn)在反相輸出Q-處。鎖存器L2 處于透明狀態(tài)，也可以稱(chēng)作打開(kāi)狀態(tài)。數(shù)據(jù)保持差分對(duì)M9、MlO原樣復(fù)制鎖存器L2的數(shù)據(jù) 輸入D處出現(xiàn)的二進(jìn)制值。當(dāng)晶體管M3或晶體管M4處于非導(dǎo)通狀態(tài)時(shí)，差分輸入對(duì)Ml、M2空閑。這發(fā)生在 時(shí)鐘輸入CLK接收到二進(jìn)制值0或使能輸入E的非反相端口 +接收到二進(jìn)制值0時(shí)。在差 分輸入對(duì)空閑的情況下，數(shù)據(jù)保持差分對(duì)M9、M10確定鎖存器L2的非反相輸出Q+和反相輸出Q-處分別出現(xiàn)的二進(jìn)制值。這些二進(jìn)制值等于在最近的時(shí)刻輸入差分對(duì)從激活狀態(tài)切 換到空閑狀態(tài)時(shí)這些輸出所分別具有的二進(jìn)制值。鎖存器L2并不響應(yīng)其狀態(tài)輸入處存在 的二進(jìn)制值。鎖存器L2處于保持狀態(tài)，也可以稱(chēng)作閉合狀態(tài)。因此，通過(guò)向使能輸入E的 非反相端口 +施加二進(jìn)制值0，可以強(qiáng)制鎖存器L2進(jìn)入保持狀態(tài)，無(wú)論時(shí)鐘輸入CLK處的二 進(jìn)制值如何。實(shí)際上，向時(shí)鐘信號(hào)和使能信號(hào)施加了“與”函數(shù)，以獲得用于鎖存器L2的有 效時(shí)鐘信號(hào)。晶體管M3和M4實(shí)現(xiàn)該“與”函數(shù)。輔助差分對(duì)M7和M8有利于改善鎖存器L2的高頻性能。即，鎖存器L2相對(duì)快速 地對(duì)其使能輸入E處的改變做出反應(yīng)。結(jié)束語(yǔ)此前參照附圖的詳細(xì)描述僅僅是權(quán)利要求中限定的本發(fā)明及附加特征的說(shuō)明。本 發(fā)明可以按照多種不同方式來(lái)實(shí)施。為了說(shuō)明這一點(diǎn)，簡(jiǎn)要指出一些備選方案。本發(fā)明可以有利地應(yīng)用于涉及分頻的多種類(lèi)型產(chǎn)品或方法。接收機(jī)系統(tǒng)僅僅是一 個(gè)例子。本發(fā)明同樣可以應(yīng)用于例如發(fā)射機(jī)系統(tǒng)、收發(fā)機(jī)系統(tǒng)、或測(cè)量系統(tǒng)如光譜分析儀。詳細(xì)說(shuō)明提供了使能電路采用時(shí)鐘控制延遲線(xiàn)形式的示例。可選地，使能電路可 以包括允許確定感興趣的鎖存器在一個(gè)時(shí)鐘周期之前接收到給定的二進(jìn)制值還是該給定 二進(jìn)制值的反轉(zhuǎn)的不同類(lèi)型延遲電路。例如，參考圖2，鎖存器L3和L4可以替換為如下 電路，該電路提供由電路中具體元件的物理特征(例如，電阻值和電容值，它們定義時(shí)間常 數(shù))所確定的延遲。延遲不必精確地為一個(gè)時(shí)鐘周期。另外，使能電路可以施加若干時(shí)鐘周期的延遲以便進(jìn)行前述確定。例如，參考圖2 和5，分頻電路DIV可以如下修改。去除圖5中所示的開(kāi)關(guān)SW2。鎖存器L3的數(shù)據(jù)輸入不再 如圖2所示耦合至鎖存器Ll的反相輸出，而是經(jīng)由兩個(gè)額外的鎖存器耦合至圖5所示的鎖 存器L12的反相輸出。即，另外的時(shí)鐘控制延遲線(xiàn)ACDL擴(kuò)展為產(chǎn)生兩個(gè)時(shí)鐘周期的延遲。 但是，如此擴(kuò)展的另外時(shí)鐘控制延遲線(xiàn)ACDL的輸出指示一個(gè)時(shí)鐘周期之前鎖存器L2的數(shù) 據(jù)輸入接收到二進(jìn)制值0還是1。雖然如此，圖2和5所示的分頻電路DIV是優(yōu)選的，因?yàn)?該實(shí)施方式比上述修改版本需要更少的鎖存器。還應(yīng)指出，存在多種方式來(lái)禁用使能電路以獲得偶數(shù)分頻比。圖2示出了通過(guò)施 加到鎖存器L3的復(fù)位輸入R的奇/偶控制信號(hào)OE來(lái)禁用使能電路的示例。作為另一示例， 奇/偶控制信號(hào)OE也可以施加到鎖存器L4，為此目的鎖存器L4可以包括補(bǔ)充的復(fù)位輸入。前述確定所基于的給定二進(jìn)制值可以是0或1。例如，參考圖2，在另外的時(shí)鐘控 制延遲線(xiàn)ACDL的數(shù)據(jù)輸入耦合至鎖存器Ll的非反相數(shù)據(jù)輸出的情況下，分頻電路DIV將 同樣提供奇數(shù)分頻比。在該情況下，上升沿將經(jīng)受一個(gè)時(shí)鐘周期的額外延遲，而非如圖3所 示的下降沿?？赡苄枰扇∫恍╊A(yù)防措施來(lái)防止閉鎖。參考圖2，鎖存器L2可以替換為不 具有任何使能輸入的鎖存器。在該情況下，可以通過(guò)在該不具有任何使能輸入的鎖存器的 時(shí)鐘輸入之前的“與”門(mén)來(lái)實(shí)現(xiàn)使能/禁用功能，其中該“與”門(mén)的一個(gè)輸入端口接收非反 相振蕩器信號(hào)分量0S+，而另一輸入端口耦合至鎖存器L4的非反相輸出。術(shù)語(yǔ)“鎖存器(latch) ”應(yīng)該廣義地理解。該術(shù)語(yǔ)包括能夠在打開(kāi)狀態(tài)(輸出值可 以根據(jù)輸入值改變)和閉合狀態(tài)(電路維持最近在打開(kāi)狀態(tài)下所施加的輸出值)之間切換 的任何類(lèi)型電路。在廣義上，存在多種方式來(lái)通過(guò)硬件或軟件或其組合來(lái)實(shí)現(xiàn)功能實(shí)體。在這方面，附圖是非常概略的。盡管附圖將不同功能實(shí)體示出為不同塊，這絕不是要排除單個(gè)實(shí)體執(zhí) 行若干功能或者若干實(shí)體執(zhí)行單個(gè)功能的實(shí)施方式。例如，參考圖5，開(kāi)關(guān)SWl和鎖存器L13 可以組合以形成適配的鎖存器L電路，其具有復(fù)用輸入。 此前的備注說(shuō)明了參考附圖的詳細(xì)描述說(shuō)明而非限制了本發(fā)明。存在多種備選方 式，它們落在所附權(quán)利要求的范圍內(nèi)。權(quán)利要求中的附圖標(biāo)記不應(yīng)解釋為限制權(quán)利要求。詞 語(yǔ)“包括”不排除存在權(quán)利要求中所列元件或步驟之外的其他元件或步驟。元件或步驟之 前的詞語(yǔ)“一”不排除存在多個(gè)這樣的元件或步驟。各從屬權(quán)利要求限定相應(yīng)附加特征的 事實(shí)并不排除與從屬權(quán)利要求的組合相對(duì)應(yīng)的附加特征組合。
權(quán)利要求
1.一種信號(hào)處理裝置，包括設(shè)置為時(shí)鐘控制延遲線(xiàn)(OTL)的鎖存器0(DL，L1，L2)串，該延遲線(xiàn)具有彼此耦合的數(shù) 據(jù)輸入和數(shù)據(jù)輸出，以形成反相環(huán)；以及使能電路(ACDL)，設(shè)置為對(duì)于所述鎖存器串中一鎖存器(L2)，根據(jù)所關(guān)注的鎖存器在 一個(gè)時(shí)鐘周期之前從所述鎖存器串中前一鎖存器(Li)接收到給定的二進(jìn)制值還是該給定 二進(jìn)制值的反轉(zhuǎn)，相應(yīng)地允許或禁止所關(guān)注的鎖存器(U)改變狀態(tài)。
2.根據(jù)權(quán)利要求1所述的信號(hào)處理裝置，使能電路(ACDL)包括另外的鎖存器(L3，L4) 串，該另外的鎖存器串設(shè)置為另外的時(shí)鐘控制延遲線(xiàn)，該另外的時(shí)鐘控制延遲線(xiàn)具有數(shù)據(jù) 輸入和數(shù)據(jù)輸出，數(shù)據(jù)輸入耦合至首先提及的鎖存器串中一鎖存器(Li)的數(shù)據(jù)輸出，該另 外的時(shí)鐘控制延遲線(xiàn)的數(shù)據(jù)輸出耦合至首先提及的鎖存器串中所述所關(guān)注的鎖存器(L2) 的使能輸入(E)，如果在使能輸入處存在給定的二進(jìn)制值或者該給定二進(jìn)制值的反轉(zhuǎn)，則相 應(yīng)地允許或禁止所述所關(guān)注的鎖存器(U)改變狀態(tài)。
3.根據(jù)權(quán)利要求2所述的信號(hào)處理裝置，所述另外的時(shí)鐘控制延遲線(xiàn)包括在其數(shù)據(jù)輸 入和其數(shù)據(jù)輸出之間的兩個(gè)鎖存器(L3，L4)，其中數(shù)據(jù)輸入耦合至首先提及的鎖存器串中 所述前一鎖存器(Li)的數(shù)據(jù)輸出。
4.根據(jù)權(quán)利要求3所述的信號(hào)處理裝置，首先提及的鎖存器串中所述前一鎖存器(Li) 具有相對(duì)于彼此反相的一對(duì)輸出0H，Q-)，一個(gè)輸出⑴+)耦合至首先提及的鎖存器串中所 述所關(guān)注的鎖存器(U)的數(shù)據(jù)輸入(D)，所述前一鎖存器(Li)的另一輸出⑴-)耦合至所 述另外的時(shí)鐘控制延遲線(xiàn)的數(shù)據(jù)輸入。
5.根據(jù)權(quán)利要求1所述的信號(hào)處理裝置，使能電路(ACDL)可切換為空閑狀態(tài)，在空閑 狀態(tài)中使能電路不能禁止首先提及的鎖存器串中所述所關(guān)注的鎖存器(U)改變狀態(tài)。
6.根據(jù)權(quán)利要求2所述的信號(hào)處理裝置，所述另外的鎖存器串中至少一個(gè)鎖存器(L3) 具有復(fù)位輸入(R)，設(shè)置所述另外的鎖存器串，使得當(dāng)復(fù)位信號(hào)(舊)施加于復(fù)位輸入時(shí)，在 首先提及的鎖存器串中所述所關(guān)注的鎖存器(U)的使能輸入(E)處出現(xiàn)所述給定的二進(jìn) 制值，從而允許所述所關(guān)注的鎖存器(U)改變狀態(tài)。
7.根據(jù)權(quán)利要求2所述的信號(hào)處理裝置，其中，首先提及的鎖存器串中所述所關(guān)注的 鎖存器(U)包括復(fù)位輸入(R)，提供另外的時(shí)鐘線(xiàn)的數(shù)據(jù)輸出的鎖存器(L4)包括復(fù)位輸入 (R)，前述復(fù)位輸入彼此耦合使得前述鎖存器能夠同時(shí)復(fù)位。
8.根據(jù)權(quán)利要求1所述的信號(hào)處理裝置，包括一對(duì)時(shí)鐘線(xiàn)(CL+，CL_)用于接收差分時(shí) 鐘信號(hào)(OS)，差分時(shí)鐘信號(hào)(OS)具有非反相分量(OS+)和反相分量(0S-)，一條時(shí)鐘線(xiàn)被 設(shè)置為將非反相分量施加到一組鎖存器的相應(yīng)時(shí)鐘輸入(CLK)，另一條時(shí)鐘線(xiàn)被設(shè)置為將 差分時(shí)鐘信號(hào)的反相分量施加到另一組鎖存器的相應(yīng)時(shí)鐘輸入。
9.根據(jù)權(quán)利要求1所述的信號(hào)處理裝置，鎖存器為D型。
10.根據(jù)權(quán)利要求4所述的信號(hào)處理裝置，包括具有一對(duì)數(shù)據(jù)輸入(J，K)的JK型觸發(fā) 器電路(FF)，一個(gè)數(shù)據(jù)輸入(K)耦合至首先提及的鎖存器串中所述所關(guān)注的鎖存器(L2)的 數(shù)據(jù)輸出，觸發(fā)器電路的另一數(shù)據(jù)輸入(J)耦合至首先提及的鎖存器串中所述所關(guān)注的鎖 存器(L2)的使能輸入(E)。
11.根據(jù)權(quán)利要求1所述的信號(hào)處理裝置，包括振蕩器(OSC)，用于生成驅(qū)動(dòng)鎖存器串 (XDL, Li, L2)的時(shí)鐘信號(hào)(OS)0
12.根據(jù)權(quán)利要求1所述的信號(hào)處理裝置，包括混合器電路(MIX)，用于將輸入信號(hào)(RP)乘以至少一個(gè)混合器驅(qū)動(dòng)信號(hào)(MD)；以及混合器驅(qū)動(dòng)電路(MDC)，用于至少部分地根據(jù)從鎖存器串0(DL，L1，L2)獲取的信號(hào)，生 成所述至少一個(gè)混合器驅(qū)動(dòng)信號(hào)。
13.一種接收機(jī)系統(tǒng)(REC)，包括根據(jù)權(quán)利要求12所述的信號(hào)處理電路以及用于處理 混合器電路(MIX)的輸出信號(hào)(IF)從而獲得可施加至呈現(xiàn)設(shè)備(RND)的信息信號(hào)(IS)的 后端電路(BEC)。
14.一種信號(hào)處理方法，該方法使用設(shè)置為時(shí)鐘控制延遲線(xiàn)(OTL)的鎖存器0(DL，Li， L2)串，該延遲線(xiàn)具有彼此耦合的數(shù)據(jù)輸入和數(shù)據(jù)輸出，以形成反相環(huán)，該方法包括使能步驟，對(duì)于鎖存器串中一鎖存器(L2)，根據(jù)所關(guān)注的鎖存器在一個(gè)時(shí)鐘周期之前 從所述鎖存器串中前一鎖存器(Li)接收到給定的二進(jìn)制值還是該給定二進(jìn)制值的反轉(zhuǎn)， 相應(yīng)地允許或禁止所關(guān)注的鎖存器(U)改變狀態(tài)。
全文摘要
一種信號(hào)處理裝置包括設(shè)置為時(shí)鐘控制延遲線(xiàn)(CDL)的鎖存器(XDL，L1，L2)串，該延遲線(xiàn)具有彼此耦合的數(shù)據(jù)輸入和數(shù)據(jù)輸出，以形成反相環(huán)。對(duì)于鎖存器串中一鎖存器(L2)，使能電路(ACDL)根據(jù)所關(guān)注的鎖存器在一個(gè)時(shí)鐘周期之前從鎖存器串中前一鎖存器(L1)接收到給定的二進(jìn)制值還是該給定二進(jìn)制值的反轉(zhuǎn)，相應(yīng)地允許或禁止所關(guān)注的鎖存器(L2)改變狀態(tài)。這種電路配置實(shí)現(xiàn)了具有相對(duì)小占空比誤差的低成本按奇數(shù)分頻。
文檔編號(hào)H03K23/54GK102089977SQ200980126675
公開(kāi)日2011年6月8日 申請(qǐng)日期2009年7月7日 優(yōu)先權(quán)日2008年7月8日
發(fā)明者約翰內(nèi)斯·胡伯圖斯·安東尼奧斯·布雷克爾曼斯 申請(qǐng)人:Nxp股份有限公司