專利名稱：順應高信號電平的輸入/輸出電路的制作方法
技術領域：
本發(fā)明大體來說涉及輸入/輸出電路，且更確切地說，涉及與高信號電平兼容的 輸入/輸出電路。
背景技術：
各種電子裝置的使用在現(xiàn)代社會已變得幾乎無處不在。舉例來說，辦公室職員及 專業(yè)人士在工作中通常每天都會使用桌上型及便攜型電子裝置。這些人往往會有規(guī)律地使 用例如個人計算機系統(tǒng)、個人數(shù)字助理(PDA)、蜂窩式電話、尋呼機、數(shù)字聲音及/或圖像記 錄器等電子裝置。這些電子裝置往往會與例如外部顯示裝置、存儲器裝置、打印機、對接站、 網(wǎng)絡接口等一個或一個以上外圍裝置組合使用。然而，為了與外圍裝置恰當?shù)亟榻樱娮友b 置不僅應提供適當?shù)奈锢磉B接及基本介接協(xié)議，且電子裝置通常必須適應外圍接口原生的 信號電平(例如，電壓電平)。不同外圍裝置往往會在其相關聯(lián)的外圍接口處利用不同信號電平。舉例來說，由 某一家制造商提供及/或根據(jù)某一種標準操作的存儲器裝置可能利用約1. 8V的外圍接口 信號電平，而由另一家制造商提供及/或根據(jù)另一種標準操作的類似存儲器裝置可能利用 約2. 6V或3. OV的外圍接口信號電平。雖然前述實例最初可能并不顯得是大的信號電平差 異，但如果針對較低信號電平(例如，1.8V)設計且在較高信號電平(例如，2.6￥或3.0力 下操作，則電子組件可能經(jīng)歷可靠性(組件在長時間段內操作而性能不降級的能力)問題。個別電子組件(例如，晶體管)的可靠性可能以許多方式受損，例如，受到由跨越 晶體管的端子長時間施加電場引起的電應力損壞。隨著這些電場變高，電子組件的壽命 縮短。舉例來說，硅上金屬氧化物(M0Q晶體管的可靠性限度取決于不同崩潰現(xiàn)象，包括 時間相依電介質崩潰(TDDB)、熱載流子注入(HCI)及負偏壓溫度不穩(wěn)定性(NBTI)。45nm M0S(1.8V)電子組件的與前述現(xiàn)象中的每一者相關聯(lián)的可靠性限度提供于下表中。從此表 可容易地了解，使用2. 6V或3. OV的信號電平的這些電子組件的操作可能存在可靠性問題。
現(xiàn)象45 nm (1.8 V厚氧化物裝置)最大電壓(V)TDDBNMOS2.7PMOS2.7HCINMOS2.0PMOS2.2NBTIPMOS2.0 已使用各種技術來試圖適應具有相關聯(lián)的不同信號電平的外圍裝置。圖1展示 示范性現(xiàn)有技術電子裝置100，其具有多個輸入/輸出電路，每一輸入/輸出電路經(jīng)配置以 適應一特定信號電平。舉例來說，輸入/輸出電路120可包含經(jīng)設計以適應第一信號電平 (例如，1.8V)的電子組件，而輸入/輸出電路130可包含經(jīng)設計以適應第二信號電平(例 如，2.6V)的電子組件。也就是說，輸出路徑121的電路及輸入路徑122的電路可適于與使 用1. 8V信號介接的外圍裝置一起可靠地操作。輸出路徑131的電路及輸入路徑132的電路因此可適于與使用2. 6V信號介接的外圍裝置一起可靠地操作。主機電路101 (例如，可提 供裝置100的核心操作功能的主機電路)可適于使用相應信號電平與輸入/輸出電路120 及130介接。展示于圖1中的用于適應具有不同信號電平的外圍裝置的技術存在與大小及成 本有關的問題。具體來說，所說明的實施例提供兩個分開的輸入/輸出電路，因此需要額外 物理區(qū)域來容納所述電路。此外，在所說明的技術中招致與所添加的組件相關聯(lián)的成本。用于適應具有不同信號電平的外圍裝置的另一技術為利用經(jīng)設計以通過使用較 高信號電平介接的外圍裝置與使用較低信號電平(例如，1.8V)介接的外圍裝置兩者來適 應較高信號電平(例如，2. 6V)的輸入/輸出電路(例如，圖1的輸入/輸出電路130)。以 低于裝置經(jīng)設計以使用的電子場的電子場來操作電子裝置通常不會導致前述可靠性問題。 然而，使用針對較高信號電平設計的電路通常不具能量效益且還使性能降級。具體來說，利 用經(jīng)設計以適應較高信號電平的電子組件來處理較低信號電平通常比利用適當設計的電 子組件消耗更多能量。如今的電子裝置正變得越來越小，且電力管理變得至關重要。舉例來說，為了使便 攜型裝置中的電池壽命最大化，甚至相對小的電力消耗節(jié)省也可能是重要的。因此，在處理 較低信號電平時利用經(jīng)設計以適應較高信號電平的輸入/輸出電路雖然通常并不會存在 可靠性問題，但會導致不合意的電力消耗。

發(fā)明內容
本申請案揭示一種具有輸入電路的接口輸入，所述輸入電路適于接收高于主機電 路的電子組件能可靠地處理的最大信號電平的輸入信號電平。所述輸入電路將所述輸入信 號的電平移位到所要信號電平。保持器電路耦合到所述輸入電路且維持所述經(jīng)移位信號的 觸發(fā)電平與所述輸入信號電平一致。本申請案還揭示一種具有輸入節(jié)點的輸入電路，所述輸入節(jié)點用于接收處于多個 不同信號電平的信號。所述不同信號電平包括大于所述輸入電路的晶體管能可靠地處理 的最大信號電平。所述輸入電路還具有保持器電路，所述保持器電路維持經(jīng)電壓移位的輸 入信號的觸發(fā)點。所述保持器電路具有多個晶體管。每一晶體管具有低于所述最大信號電 平的可靠性限度。所述輸入電路還具有放置于所述輸入節(jié)點與所述保持器電路之間的傳送 門，其用于保持提供給所述保持器電路的輸入信號與所述可靠性限度一致。所述傳送門具 有一具有低于所述最大信號電平的可靠性限度的晶體管。本申請案還揭示一種方法，其包括提供信號路徑以促進使用多個信號電平的數(shù)據(jù) 通信。所述不同信號電平具有最大信號電平。所述方法包括在所述信號路徑的輸入節(jié)點處 布置傳送門以使所述信號路徑的組件與所述最大信號電平隔離。還包括將多個晶體管耦合 到所述傳送門的不同于所述輸入節(jié)點的端子。所述多個晶體管布置成堆疊配置以根據(jù)在所 述輸入節(jié)點處接收的信號而提供經(jīng)電平移位的輸出。前述內容已相當寬泛地概述了本發(fā)明的特征及技術優(yōu)勢以便可更好地理解本發(fā) 明的以下詳細描述。將在下文中描述形成本發(fā)明的權利要求書的標的物的本發(fā)明的額外特 征及優(yōu)勢。所屬領域的技術人員應了解，可容易地將所揭示的概念及特定實施例用作修改 或設計其它結構以實施本發(fā)明的相同目的的基礎。所屬領域的技術人員還應認識到，這些等效構造并不偏離如所附權利要求書中所陳述的本發(fā)明的精神及范圍。當結合附圖考慮 時，將從以下描述更好地理解據(jù)信在組織及操作方法兩方面構成本發(fā)明的特征的新穎特征 以及其它目的及優(yōu)勢。然而，應明確地理解，圖中的每一者僅出于說明及描述的目的而提 供，且并不意圖界定本發(fā)明的限制。


為更完整地理解本發(fā)明，現(xiàn)在結合附圖參考以下描述，其中圖1展示現(xiàn)有技術電子裝置，其具有多個輸入/輸出電路，每一輸入/輸出電路經(jīng) 配置以適應一特定信號電平；圖2展示順應高信號電平的輸入/輸出電路的實施例的高級框圖；圖3展示關于如可用于圖2的順應高信號電平的輸入/輸出電路中的預驅動器的 實施例的細節(jié)；圖4展示關于如可用于圖3的預驅動器中的電平移位器的實施例的細節(jié)；圖5展示關于如可用于圖3的預驅動器中的多級緩沖器(tapered buffer)的實 施例的細節(jié)；圖6展示關于如可用于圖2的順應高信號電平的輸入 施例的細節(jié)；圖7展示關于如可用于圖2的順應高信號電平的輸入 的實施例的細節(jié)；圖8展示關于如可用于圖2的順應高信號電平的輸入 的實施例的細節(jié)；圖9展示關于如可用于圖8的模式控制器中的偏壓產生器的實施例的細節(jié)；及圖10展示關于如可用于圖2的順應高信號電平的輸入/輸出電路中的電平移位 控制器的實施例的細節(jié)。
具體實施例方式圖2展示根據(jù)本文中的概念的順應高信號電平的輸入/輸出電路的實施例的高級 框圖。圖2的輸入/輸出電路200適于在主機電子裝置(例如，個人計算機系統(tǒng)、個人數(shù) 字助理(PDA)、蜂窩式電話、尋呼機、數(shù)字聲音記錄器、數(shù)字相機、數(shù)字攝像機、個人娛樂播放 器、游戲裝置等)的主機電路(未圖示)與外圍裝置(例如，存儲器裝置、顯示器、打印機、 電子指示器、變換器等)之間提供介接。確切地說，輸入/輸出電路200適于適應高電平 (例如，2.6￥及/或3.0力及低電平(例如，1.8V)兩者的外圍接口信號。在適應高信號電 平時，輸入/輸出電路200利用經(jīng)設計以相對于低信號電平使用的電子組件。實施例借此 提供關于大小及電力消耗的效率。如將從以下論述更好地了解，在使用針對低信號電平設 計的電子組件來適應高信號電平時，輸入/輸出電路200適于避免與跨越電子組件的端子 施加相對大的電場相關聯(lián)的可靠性問題。圖2中展示的輸入/輸出電路200包含用于將信號從主機裝置的電路介接到外圍 裝置的電路的輸出路徑210及用于將信號從外圍裝置的電路介接到主機裝置的電路的輸 入路徑220。雖然所說明實施例的輸入/輸出電路200包含輸出路徑210及輸入路徑220
/輸出電路中的驅動器的實 /輸出電路中的電平檢測器 /輸出電路中的模式控制器兩者，但實施例可將如本文中所描述的概念單獨實施于輸入路徑電路中或單獨實施于輸出 路徑電路中。此外，本文中所描述的概念適用于除輸入電路及輸出電路之外的電路，且因此 可提供在將適應高于特定電組件經(jīng)設計以操作的信號電平的信號電平的多種情境下與本 文的教示一致的實施例。所說明實施例的輸出路徑210及輸入路徑220各自適于適應高電平(例如，2. 6V 或3. 0V)及低電平(例如，1.8V)信號兩者。確切地說，且如下文詳細描述，輸入路徑220包 括電平移位控制221，所述電平移位控制221包含針對低信號電平設計且適于相對于由耦 合到其的外圍裝置提供的低電平信號及高電平信號兩者可靠地操作的電子組件。類似地， 且如下文詳細描述，輸出路徑210包括耦合到驅動器212的預驅動器211，驅動器212與預 驅動器211各自包含針對低信號電平設計且適于相對于由耦合到其的外圍裝置提供的低 電平信號及高電平信號兩者可靠地操作的電子組件。所說明實施例的模式控制214耦合到 預驅動器211，且在一些實施例中耦合到驅動器212，以提供針對低信號電平操作及高信號 電平操作對其中的電路的控制。在根據(jù)特定實施例的操作中，輸入/輸出電路200適于使用預定低信號電平與主 機裝置的電路交互，且使用適合于當前介接的特定外圍裝置的信號電平與外圍裝置的電路 交互。在許多配置中，主機系統(tǒng)的電路將執(zhí)行電力節(jié)省操作，以便斷開一個或一個以上電力 供應輸出(例如，核心電壓)。為了適應此電力節(jié)省操作而不導致含糊的輸入/輸出電路操 作狀態(tài)，實施例的模式控制214包括在主機電路電力節(jié)省操作期間利用的內部控制信號產 生。也就是說，當主機電路的一個或一個以上輸出歸因于電力節(jié)省操作而不可用時，實施例 的模式控制214操作以在內部產生對預驅動器211及/或驅動器212的適當控制，以保持 此電路鎖定于選定的低或高信號電平狀態(tài)。因此，當主機電路從電力節(jié)省操作返回到操作 狀態(tài)時，輸入/輸出電路200經(jīng)配置以繼續(xù)與外圍裝置介接。圖2中所說明的輸入/輸出電路200是通用的，因為其可操作以自動且自主地配 置自身以相對于適當信號電平而操作。也就是說，所說明實施例的輸入/輸出電路200適于 在適當時自動地選擇低信號電平操作或高信號電平操作。因此，輸出路徑210的電平檢測 213耦合到正被提供介接的外圍裝置以檢測其信號電平并將模式選擇信號提供給模式控制 214。模式控制214因此可根據(jù)由電平檢測213指示的模式(例如，低信號電平或高信號電 平)提供關于預驅動器211及/或驅動器212的電路的控制。所說明實施例中的輸入路徑 220的電平移位控制221可操作以在無模式控制信號的情況下補償高信號電平操作。已描述所說明實施例的輸入/輸出電路200在高電平下的操作，下文詳細描述根 據(jù)實施例的個別功能塊。應了解，本文中描述的特定實施例為示范性實施例，且所描述的概 念可實施于除所展示實施例之外的實施例或實施于所展示實施例的替代實施例中。注意參看圖3，展示關于預驅動器211的實施例的細節(jié)。所說明實施例的預驅動器 211接受來自主機電路的針對介接的外圍裝置的數(shù)據(jù)信號的輸入，提供數(shù)據(jù)信號的從主機 裝置內部的信號電平到適合于介接的特定外圍裝置的信號電平的電平移位，并提供輸出以 驅動驅動器212以在適當信號電平下將數(shù)據(jù)輸出提供給所述外圍裝置。為提供前述操作， 所說明實施例的預驅動器211包括電平移位器311到313及緩沖器331到335。電平移位 器311到313操作以(例如)根據(jù)由模式控制214提供的模式選擇信號來提供從主機電路 所提供的電平到適合于介接的外圍裝置的電路的電平的數(shù)據(jù)信號電平移位。緩沖器331到335操作以提供數(shù)據(jù)信號緩沖以產生適于適當?shù)仳寗域寗悠?12的數(shù)據(jù)信號。邏輯門321 及322提供于所說明實施例中以促進可控地啟用及停用預驅動器211的輸出。具體來說， 適當啟用信號到邏輯門321 (此處為NAND門)及邏輯門322 (此處為NOR門)的端子的施 加操作以選擇性地啟用/停用預驅動器211的輸出。在適應高于預驅動器211的電子組件經(jīng)設計以使用的信號電平的信號電平時，預 驅動器211在處理較高信號電平(例如，2. 6V及3. OV的衰減電壓(pad voltage))時利用 非零信號電平(例如，1. IV的核心電壓)作為偏壓供應電壓(例如，作為虛擬接地提供)。 因此，所說明實施例的預驅動器211的電平移位是在多個級中提供。具體來說，電平移位器 311操作以將在主機裝置內部的信號電平(例如，例如1. IV的核心電壓)下提供的來自主 機電路的數(shù)據(jù)信號電平移位到所適應的最低外圍裝置信號電平(例如，此處展示為1. 8V衰 減電壓)。安置于預驅動器211的pdata路徑中的電平移位器312操作以將如由電平移位 器311輸出的數(shù)據(jù)信號電平移位(如果需要)到適合于介接的外圍裝置的電平(例如，2. 6V 或3. OV的衰減電壓)。在介接的外圍裝置相對于所適應的最低外圍裝置信號電平(此處展 示為1.8V)操作時，所說明實施例的電平移位器312并不提供電平移位，且有效地作為延遲 裝置而操作。在2. 6/3. OV操作模式(如可通過從模式控制214接收的模式信號來選擇)中，所 說明實施例的電平移位器312的輸入在OV與1. 8V之間來回切換(toggle)，而經(jīng)電平移位 的輸出在1. IV與2. 6V或3. OV之間來回切換。在1. 8V操作模式(如可通過從模式控制 214接收的模式信號來選擇)期間，所說明實施例的電平移位器312并不執(zhí)行電平平移，且 輸出電平保持與輸入電平相同(在OV與1.8V之間)。如將從下文圖4中展示的電平移位 器電路的實施例的論述更好地理解，電平移位器因此將其輸入信號平移到對于給定操作模 式就可靠性來說一致的電平。除了操作以對其中的電子組件維持良好可靠性電平外，需要相對于數(shù)據(jù)路徑提供 良好切換性能。舉例來說，由預驅動器211提供的信號操作以控制驅動器212的電子組件 上拉到數(shù)據(jù)高電平(例如，1. 8V、2. 6V，或3. 0V，使用預驅動器211輸出pdata)且控制驅動 器212的電子組件下拉到數(shù)據(jù)低電平(例如，0V，使用預驅動器211輸出ndata)。因此，實 施例操作以在起始預驅動器輸出中的一者(ndata或pdata)處的高或驅動信號之前終止預 驅動器輸出中的另一者(pdata或ndata)處的高或驅動信號，借此建立對驅動器212的“先 斷后通”(break-before-make)切換控制。此切換控制避免關于數(shù)據(jù)輸出的含糊性且避免 驅動器212中的非所要待用電流。根據(jù)所說明實施例通過使與預驅動器211中的pdata路徑與ndata路徑相關聯(lián)的 信號傳播延遲匹配實現(xiàn)前述切換性能。舉例來說，雖然在預驅動器211的ndata路徑中并 不需要超出由電平移位器311提供的電平移位的電平移位，但電平移位器313提供于ndata 路徑中以提供預驅動器211的pdata路徑與ndata路徑之間的延遲匹配。也就是說，電平 移位器313的所說明實施例操作以不僅在不對信號進行電平移位的情況下接受并輸出處 于所適應的最低外圍裝置信號電平的信號電平(此處為1.8V衰減電壓)，且提供可用于匹 配pdata路徑與ndata路徑的總延遲的傳播延遲。另外或替代地，在ndata路徑的輸出鏈 中使用例如額外反相器的額外元件(例如，與Pdata路徑中的反相器331及332相比的在 ndata路徑中的反相器333到33 可用于前述延遲匹配。延遲匹配確保最終輸出信號的良
9好工作循環(huán)。可基于從模式控制214接收的模式信號在ndata路徑的每一組件中對延遲進 行編程。從上文應了解，低信號電平(例如，1.8V)足以提供相對于驅動器212的切斷，且因 此不管輸出路徑210正在何特定模式中操作，所說明實施例的ndata路徑均不在較高信號 電平(例如，2. 6V或3. 0V)下操作。根據(jù)實施例，提供給預驅動器211的pdata路徑的虛擬接地信號是由模式控制214 控制，即，基于系統(tǒng)處于1. 8V、2. 6V還是3. OV操作模式而控制。在一項實施例中，當系統(tǒng)連 接到1. 8V外圍裝置時，提供OV接地，且當系統(tǒng)與2. 6V或3. OV外圍裝置一起操作時，提供 1. IV接地。注意參看圖4，展示關于如可用于提供電平移位器312的電平移位器的實施例的 細節(jié)。圖4中展示的電平移位器410提供基于計時的電平移位器配置以適應高于其電子組 件經(jīng)設計以借以可靠地操作的信號電平的信號電平。所述配置并不損害電平移位器410的 電子組件的可靠性。在操作中，例如電平移位器410的數(shù)字電平移位器將在接地與電力供應電平之間 的全擺動數(shù)字輸入轉換為在接地與不同電力供應電平之間擺動的全擺動數(shù)字輸出。理想 地，電平移位器電路留存從輸入信號到輸出信號的相位信息。由輸入/輸出電路利用的電 壓電平移位器通常將信號從核心電壓(例如，ι. IV)移位到單一衰減電壓(例如，1. 8V、2. 6V 或3. 0V)。因此，在1. IV的核心電壓及2. 6V或3. OV的衰減電壓的情況下，所提供的電壓電 平移位是分別從1. IV到2. 6V或3. 0V。然而，出于滿足經(jīng)設計以相對于1. 8V操作的電子 組件(例如，45nm 1. 8V晶體管)的可靠性限度的目的，不應允許這些電子組件的端子(例 如，晶體管的柵極)在0與2. 6V或3. OV之間來回切換。因此，在根據(jù)所說明實施例的操作 中，圖3的雙級電平移位配置致使電平移位器311及313操作以在OV與1. 8V之間來回切 換其輸出，且電平移位器312操作以在OV與1. 8V之間(在1. 8V模式中)及1. IV與2. 6V 或3. OV之間(在2. 6V或3. OV模式中)來回切換其輸出。舉例來說，在2. 6V模式中，電平 移位器410將信號從1. 8V(展示為vdd 18)電平移位到2. 6V(展示為vddp)且從OV (展示 為vssx)電平移位到1. IV (展示為vddc)。使用由模式控制214提供的虛擬接地信號來控制此所說明實施例的電平移位器 410操作的模式。舉例來說，在2. 6V模式中，虛擬接地設定為1. IV，而在1.8V模式中，虛擬 接地設定為0V。應了解，電平移位器312的組件以及輸入/輸出電路200的其它組件所使 用的高電平電壓(展示為vddp)由于衰減電壓由介接的外圍裝置使用而在每一模式中改變 (例如，1. 8V模式中的1. 8V或2. 6V模式中的2. 6V)。舉例來說，在介接的外圍裝置提供衰 減電壓的情況下，此電壓由于已介接了外圍裝置而改變。在主機電路提供衰減電壓的情況 下，此電壓由于主機電路經(jīng)配置以與外圍裝置介接而改變。舉例來說，例如電平檢測213的 通用電路可與主機電路組合利用以自動且自主地提供主機電路對適當衰減電壓的選擇。或 者，可手動地切換主機電路以提供適合于特定介接的外圍裝置的衰減電壓。在2. 6V模式中，當對電平移位器410的輸入為1. 8V時，晶體管M2及Ml (此處展 示為場效晶體管(FET)，更具體來說，NFETS)被接通且晶體管M4及M3(也展示為NFET)被 斷開。在操作中，晶體管Ml的柵極電壓在特定時間“d”內為“高”(對電平移位器410的 1. 8v輸入)，且接著降低，從而斷開所述晶體管。延遲“d”是由可編程延遲邏輯411提供， 可編程延遲邏輯411提供足夠長以將節(jié)點output)處的電壓下拉到低于vddc (1. IV的核心電壓)但足夠短以避免將節(jié)點output_n處的電壓一直下拉到(OV)的選定延遲。因此， 節(jié)點output處的電壓達到2. 6V (衰減電壓vddp)，且節(jié)點output_n處的電壓達到1. 8V。與前述操作相反，當對電平移位器410的輸入為OV時，晶體管M4及M3被接通(注 意，反相器430安置于對電平移位器410的輸入與晶體管M3及M4之間)，且晶體管M2及 Ml被斷開。晶體管M3的柵極電壓在時間“d”內為“高”(對電平移位器410的Ov輸入)， 且接著降低，從而斷開所述晶體管。延遲“d”是由可編程延遲邏輯421(例如，對應于可編 程延遲邏輯411的電路的電路)提供，可編程延遲邏輯421提供足夠長以將節(jié)點output處 的電壓下拉到低于vddC(l. IV的核心電壓)但足夠短以避免將節(jié)點output處的電壓一直 下拉到(OV)的選定延遲。因此，節(jié)點output_n處的電壓達到2.6V(衰減電壓vddp)，且節(jié) 點output處的電壓達到1. 8V。下拉堆疊及反相器的組件的相對大小控制著將節(jié)點output及output_n的電壓下 拉到何電平。舉例來說，可通過適當?shù)卦O定反相器412及422的電子組件及對應下拉堆疊 的晶體管(反相器412的晶體管Ml及M2以及反相器422的晶體管M3及M4)的大小來控 制將節(jié)點output及0UtpUt_nT拉到的電壓。晶體管Ml及M2的主要功能為充分地下拉以 寫入到鎖存器412、422中。類似地，晶體管M3及M4具有相同功能。電平移位器410的前述基于計時的操作避免將Ml及反相器412的端子(例如，P 型FET(PFET)的柵極)暴露到全衰減電壓(例如，vddp = 2. 6V)(如將在output_n被拉到 OV的情況下發(fā)生)。此基于計時的操作避免了可靠性問題，因為不會跨越電子組件的端子 而存在大于電子組件能可靠地耐受的全衰減電壓。在1. 8V模式中，所說明實施例的電平移位器410并不執(zhí)行電壓電平的電平移位， 而替代地充當緩沖器。在此模式中，在虛擬接地為OV的情況下，可編程延遲邏輯411及421 的延遲邏輯并不產生經(jīng)時移的脈沖，而替代地遵循輸入。因此，當對電平移位器410的輸入 為1. 8V時，晶體管Ml及M2兩者均接通(晶體管M3及M4兩者均斷開)，且只要輸入為“高” 即保持接通。類似地，當對電平移位器410的輸入為OV時，晶體管M3及M4兩者均接通(晶 體管Ml及M2兩者均斷開)，且只要輸入為“低”即保持接通。此連續(xù)操作是準許的，因為不 存在可靠性約束，因為輸入及輸出兩者均僅在1. 8V與OV之間來回切換。已描述如可用于預驅動器211的實施例中的電平移位器的操作，再次注意參看圖 3。如上文所提及，所說明實施例的預驅動器211包括緩沖器331到335以提供數(shù)據(jù)信號緩 沖，以便產生適于適當?shù)仳寗域寗悠?12的數(shù)據(jù)信號。通過多級緩沖器(tapered buffer) 執(zhí)行根據(jù)實施例的緩沖，所述多級緩沖器如圖5中所示在虛擬接地(例如，1. IV的核心電 Svddc)與衰減電壓(例如，2. 6V的vddp)之間來回切換。在1.8V模式期間，所述多級緩 沖器在OV與1.8V之間來回切換。鏈中的每一緩沖器(例如，緩沖器331到332及緩沖器 333到33 均提供充分緩沖(例如，包含較大晶體管)以借此逐步增加經(jīng)電平移位的信號 的驅動，以便充分地驅動大得多的驅動器212的電子組件。再次參看圖2，可見根據(jù)所說明的實施例，預驅動器211的輸出耦合到驅動器212 的輸入。如上所論述，將由預驅動器211輸出的經(jīng)緩沖、經(jīng)電平移位的信號提供給驅動器 212以用于將信號在適當信號電平下驅動到介接的外圍裝置。圖6展示關于驅動器212的實施例的細節(jié)。驅動器212的所說明實施例使用堆疊 裝置驅動器策略。此堆疊驅動器配置促進使用針對較低信號電平設計的電子組件以較高信號電平操作，而不會存在可靠性問題，以便避免如下文所論述的HCI崩潰現(xiàn)象。此外，堆疊 驅動器配置(例如)通過防止驅動器FET中的突返(snapkick)來促進靜電放電(ESD)保 護。圖6中所示的堆疊驅動器結構將來自預驅動器211的pdata信號提供給晶體管 M17 (此處為PFET)，晶體管M17的源極連接到Vddp，而漏極更靠近輸出的晶體管M18 (此處 也為PFET)由偏壓電壓pbias控制。在上拉期間，存在晶體管M17未完全接通且因此晶體 管M18將經(jīng)歷跨越其漏極及源極端子的較高電壓的短持續(xù)時間，從而可能引起瞬變HCI問 題。然而，為避免前述HCI問題，晶體管M18的漏極經(jīng)由電阻器Rp耦合到輸出節(jié)點。電阻 器Rp的使用減少了晶體管M18的瞬變Vds過沖(overshoot)，借此保持跨越其端子的電壓 在可靠性限度內。雖然上文已描述了驅動器212的示范性電路的用于提供信號輸出的數(shù)據(jù)高部分 的上半部分，但應了解，驅動器212的用于提供信號輸出的數(shù)據(jù)低部分的下半部分類似地 運作。具體來說，將來自預驅動器211的ndata信號提供給晶體管M20(此處為NFET)，晶 體管M20的源極連接到接地，而漏極更接近輸出的晶體管M19(此處也為NFET)由偏壓電壓 nbias控制。在下拉期間，存在晶體管M20未完全接通且因此晶體管M19將經(jīng)歷跨越其漏 極及源極端子的較高電壓的短持續(xù)時間。類似于驅動器212的上半部分的堆疊配置，晶體 管M19的漏極經(jīng)由電阻器1 耦合到輸出節(jié)點。電阻器1 的使用減少了晶體管M19的瞬變 Vds過沖，借此保持跨越其端子的電壓在可靠性限度內。在一項實施例中，電阻器為約100 歐姆。所選擇的電阻器類型應具有高電流載運能力。如上文所論述，預驅動器211及驅動器212提供從主機電路提供給介接的外圍電 路的數(shù)據(jù)信號的電平移位及輸出。如圖2中所示，所說明實施例的模式控制214及電平檢 測213用于輸出路徑210操作中以促進如本文中所說明的預驅動器211及驅動器212的操 作。關于電平檢測213的實施例的細節(jié)展示于圖7中，且關于模式控制214的實施例的細 節(jié)展示于圖8中。注意參看圖7，展示關于電平檢測213的實施例的細節(jié)。電平檢測213提供關于輸 入/輸出電路200的通用操作，因為輸入/輸出電路200可操作以使用電平檢測213自動 且自主地配置其自身以相對于適當?shù)男盘栯娖絹聿僮鳌Ｈ鐖D7中所示，電平檢測213耦合 到正被提供介接的外圍裝置以檢測其信號電平并提供信號以控制輸入/輸出電路200的操 作模式(例如，1.8V模式、2.6V模式或3.0￥模式)。舉例來說，實施例的電平檢測213自動 地檢測介接的外圍裝置的電力供應電壓，且使得輸入/輸出電路200的電路相應地使衰減 電壓偏置。因此，電平檢測213能夠自動地檢測介接的外圍裝置的電力供應的電壓。使用 此電平檢測電路，可避免將外部輸入或控制用于模式選擇或在不存在模式選擇的情況下使 用適應不同信號電平的分開的輸入/輸出電路。在促進對信號電平的自動檢測時，電平檢測213的電路順應高信號電平(例如，順 應高電壓)。然而，如下文進一步詳細論述，根據(jù)所說明實施例，此高信號電平順應性是使用 自身經(jīng)設計而以較低信號電平使用的電子裝置提供。因此，雖然可能具有施加到晶體管M5 到M7 (此處展示為FET)的實施例的在1. 8V與3. OV的范圍內的電壓電平，但晶體管M5到 M7 (此處展示為FET)的實施例包含1. 8V晶體管。在操作中，所說明實施例的電平檢測213將指示適當模式的數(shù)字信號電平(模式)
12提供給輸入/輸出電路200的各部分，借此促進輸入/輸出電路200無關于由介接到其的 特定外圍裝置使用的信號電平而無縫地起作用。為更好地理解所說明實施例的電平檢測213的操作，假定介接的外圍裝置操作的 電壓電平為2. 6V。因此，提供給晶體管M5的vddp為2. 6V。假定vdd_18為1. 8V，則晶體管 M5以1.8V的柵極電壓偏置，這確保此裝置的柵極到源極電壓(Vgs)低于可靠電壓電平，即 使在晶體管M5經(jīng)設計以在1. 8V下操作的情況下也是如此，因為Vgs減去晶體管M5的閾值 電壓(Vth)大于Vth。這確保晶體管M5的任何兩個端子不會超過可靠性可接受的最大電 壓電平。在前述實例(vddp為2. 6V)中，晶體管M5被接通且將節(jié)點1充電到vddp (2. 6V)。 晶體管M5的大小經(jīng)設定以使得其足夠大以當M5接通且M6與M7也接通時，節(jié)點1處的電 壓為vddp。在介接的外圍裝置的電壓電平為1.8V(或與主機電路兼容的電壓)的情況下， M5斷開，因為vddp為1.8，且M5的偏壓電壓為1.8。因此，節(jié)點1由M6及M6下拉到0。在 任一情況下，鎖存器710均如下文所描述鎖存與節(jié)點1處的值有關的值(節(jié)點3)。在vddp為2. 6時的實例中，晶體管M6經(jīng)受節(jié)點1處的漏極電壓vddp (2. 6V)。然 而，類似于晶體管M5，晶體管M6的柵極經(jīng)合適地偏置(此處以vdd_18偏置)以確保跨越 其端子的可靠電壓。不管晶體管M7接通或是斷開(依據(jù)下文所論述的復位狀態(tài))，晶體管 M6均得以確保節(jié)點2處的可接受電壓，因為晶體管M6始終接通且其柵極是在1. 8V下偏置。 因此，所說明實施例的電平檢測213的輸入堆疊確保其所有晶體管不會經(jīng)歷跨越其端子的 導致可靠性問題的電壓。如圖7中可見，晶體管M8還使其漏極耦合到節(jié)點1，所述節(jié)點1在前述實例中被充 電到2. 6V。因為所說明實施例的晶體管M8為NFET，所以晶體管M8并不將節(jié)點3充電到高 于Vdd_18(1.8V)減去M8的閾值電壓(Vth)。此確?？缭骄w管M8的端子的可接受電壓。 此外，由于與晶體管M8相關聯(lián)的節(jié)點3處的電壓降，電平檢測213的所有其它電子組件均 不經(jīng)受大于Vdd_18(1.8V)的電壓。從上文可了解，所說明實施例的電平檢測213的電路通 過組件布局且通過使所述組件適當?shù)仄枚苋萑谈唠妷?。?低堆疊710根據(jù)晶體管M8的源極電壓而提供對模式電平的鎖存。舉例來說， 當檢測到vddp為2. 6V或3. OV時，鎖存高電壓(在所說明實施例中為1. 8V)，且當檢測到 vddp為1.8V時，鎖存低電壓(在所說明實施例中為0V)。因為晶體管M8將節(jié)點3控制為 Vdd_18(1.8V)減去閾值電壓(Vth)，所以出現(xiàn)這些值。所說明實施例的緩沖器721到723 操作以提供模式信號緩沖以產生適合于適當?shù)仳寗虞斎?輸出電路200的各組件的模式控 制信號。所說明實施例的電平移位器731、反相器延遲732及NOR門733根據(jù)電平檢測213 的實施例提供模式復位控制。電平移位器731可包含例如上文相對于電平移位器311到 313所描述的電平移位器電路的電平移位器電路。反相器延遲732可包含例如上文相對于 可編程延遲邏輯411及421所描述的延遲邏輯的延遲邏輯。在根據(jù)實施例的操作中，由主機電路提供的復位信號由電平移位器731電平轉換 為由輸入/輸出電路200使用的信號電壓(在前述實例中，為vdd_lp8(1.8V))以供電平檢 測213的電路使用。圖7中所示的配置在所有主機電路電力供應已完全通電且穩(wěn)定之后 適應從高(1. IV)變?yōu)榈?OV)的復位信號，但可根據(jù)本文中的概念使用其它配置。反相器 延遲732添加一定量的延遲以促進檢測適當模式且接著使電平檢測213的電路斷開以節(jié)省電力。又，根據(jù)所說明的實施例，使用由反相器延遲732提供的經(jīng)延遲復位信號經(jīng)由NOR門 733來門控模式控制信號輸出，以確保迫使模式控制信號輸出達到OV(2. 6V模式)直到復位 信號變?yōu)榈蜑橹?。根?jù)實施例提供前述門控以確保跨越輸入/輸出電路200的電子裝置端 子的電壓處于這些電子裝置的可靠性限度內。一旦由主機電路提供的復位信號變?yōu)榈?，則 由鎖存器710鎖存模式控制信號。注意參看圖8，其展示關于模式控制214的實施例的細節(jié)。根據(jù)實施例，模式控制 214將正確“接地”值提供給輸入/輸出電路200的電路(例如，緩沖器331到335、電平移 位器312及313、反相器412及422等)以便促進跨越輸入/輸出電路200的電子裝置端子 的電壓處于可靠性限度內以使這些電子裝置滿足可靠性限度。在1.8V模式(如由電平檢測213所提供的模式控制信號所指示)期間，虛擬接地 的值由所說明實施例的切換電路810切換到0V(此處為vss)，因為信號電壓足夠低以致可 靠性不會成為問題。然而，在2. 6V或3. OV模式(同樣如由模式控制信號所指示)期間，所 說明實施例的虛擬接地由切換電路810切換到核心電壓(此處為1. IV)，因為核心電壓足夠 高以避免跨越電子組件的端子的電壓超出可靠性限度?？梢愿鞣N配置提供實施例的切換電路810。舉例來說，可使用例如FET或其類似物 的固態(tài)切換裝置。另外或替代地，如果需要，可利用機械切換機構。所說明實施例的模式控制214不僅適于提供與選定操作模式一致的信號輸出，且 還適于維持經(jīng)由主機電路電力節(jié)省模式對特定模式的選擇(例如，休眠或凍結I/O模式)， 在主機電路電力節(jié)省模式中主機電路的一個或一個以上輸出(例如，電力供應電壓)不可 用于輸入/輸出電路200。為了適應此電力節(jié)省操作而不導致含糊的輸入/輸出電路操作 狀態(tài)，所說明實施例的模式控制214包括偏壓產生820。實施例的偏壓產生820操作以在主 機電路電力節(jié)省操作期間產生適當?shù)摹疤摂M接地”電平。也就是說，當主機電路的一個或一 個以上輸出歸因于電力節(jié)省操作而不可用時，偏壓產生820操作以在內部產生對預驅動器 211及/或驅動器212的適當控制，以保持此電路鎖定于選定的低或高信號電平狀態(tài)。因 此，當主機電路從電力節(jié)省操作返回到操作狀態(tài)時，輸入/輸出電路200經(jīng)配置以繼續(xù)與外 圍裝置介接。注意參看圖9，展示關于偏壓產生820的實施例的細節(jié)。在操作中，由主機電路提 供的電力供應電壓(例如，核心電壓)在電力節(jié)省模式(如由凍結io(freezio)模式信號 指示)期間崩塌。反相器911及912以及NOR門921合作以控制偏壓產生820的電路在凍 結I/O模式期間提供偏壓。根據(jù)所說明實施例的偏壓產生是由分壓器930提供，所述分壓器930包含可操作 以將節(jié)點 vir_grnd_nfet_gate 及 vir_gnd_pfet_gate 處的電壓拉到 vddp (例如，2. 6V)及 vdd_18(例如，1.8V)的斷開裝置(此處展示為鎖定于斷開狀態(tài)的晶體管M9到M12)。晶體 管M13及M14通過反相器911及912以及NOR門921的輸出接通，以借此提供處于虛擬接 地的輸出，其為節(jié)點vir_gnd_nfet_gate及vir_gnd_pfet_gate的電壓之間的差異。根據(jù) 實施例，虛擬接地節(jié)點為阻抗相對高的節(jié)點，且因此不希望充當電荷槽(charge sink)。因 此，在凍結I/O模式期間將保持于特定狀態(tài)的所有節(jié)點在將偏壓產生820的虛擬接地偏壓 提供給其之前期望安定于其穩(wěn)定狀態(tài)值。由分壓器930在高信號電平模式(例如，2.6V或3.0V模式)期間(其中在所說明的實施例中，由主機電路提供的凍結I/O信號為1. IV)提供的偏壓大致為核心電壓(例 如，1. IV)。根據(jù)所說明的實施例，晶體管M9與MlO為安置成堆疊配置的PFET。類似地，晶 體管Mll與M12為安置成堆疊配置的PFET。然而，提供給前述堆疊中的每一者的電壓是不 同的。具體來說，將vddp (例如，2. 6V)提供給晶體管M9的柵極，而將vdd_18 (例如，1. 8V) 提供給晶體管Mll的柵極。使用處于所說明配置的這些晶體管(及與其斷開狀態(tài)相關聯(lián)的 泄漏)，晶體管M15與M16的柵極處的電壓的差異安定于極接近于1. IV的電壓。如果存在 從虛擬接地節(jié)點汲取電流或將電流汲取到虛擬接地節(jié)點的噪聲事件，則一旦虛擬接地節(jié)點 的電壓從穩(wěn)定狀態(tài)條件超出特定范圍，所述FET中的一者即接通。此時，偏壓成為低阻抗偏 壓，且確保節(jié)點返回到穩(wěn)定狀態(tài)條件。因此，使用如提供于虛擬接地輸出處的此電壓來在主 機電路凍結I/O模式期間在輸入/輸出電路200正在高信號電平模式中操作時使輸入/輸 出電路200的其它電路偏置。在根據(jù)模式控制214的實施例的操作中，僅當輸入/輸出電路200處于高信號電 平模式(例如，2.6￥或3.0力時才激活偏壓產生。在輸入/輸出電路200處于低信號電平 模式(例如，1.8V)(例如可由來自電平檢測213的模式控制信號電平指示)的情況下，實施 例的模式控制214操作以將虛擬接地耦合到vss (此處為0V)，而不管主機電路是處于凍結 I/O模式還是處于操作模式。雖然在上文將電平檢測213及模式控制214的實施例描述為提供輸出路徑210的 通用操作(其中其操作針對高信號電平處理或低信號電平處理而自動且自主地調整)，但 輸入/輸出電路200的實施例可利用手動模式選擇。舉例來說，如果需要，則實施例的切換 電路810可根據(jù)介接的外圍裝置的信號電平而加以手動控制。已描述關于實施例的輸出路徑210的功能塊的細節(jié)，注意參看圖10，其中展示關 于輸入路徑221的實施例的細節(jié)。為提供適于主機電路的信號電平，所說明實施例的輸入 路徑220包括電平移位控制221。類似于電平檢測213的操作，電平移位控制優(yōu)選操作以適 應高電平信號及低電平信號兩者的輸入，而不會導致跨越其電子組件的端子的電壓超出可 靠性限度。確切地說，雖然可在電平移位控制221的標記為“padloc”的數(shù)據(jù)輸入節(jié)點處提 供高信號電平(例如，2. 6V及/或3. 0V)及低電平信號(例如，1.8V)，但電平移位控制221 經(jīng)配置以自動地適應這些信號，且在標記為“schm_0ut”的數(shù)據(jù)輸出節(jié)點處提供所要信號電 平(例如，1.8V)。在圖10的順應高電壓的配置中，安置成傳送門(passgate)配置的始終接通的 NFET晶體管M21確保電平移位控制221的電子組件不會經(jīng)受高電壓電平。更具體來說，晶體 管M21操作以將標記為lVl_dn_int的節(jié)點降低到1. S-Vt0第一級接收器(例如，施密特觸 發(fā)器(khmitt trigger) 1020)接收1. 8_Vt信號并確定外圍裝置已發(fā)射了 0還是1。因為 第一級接收器1020可能參考不同于輸入信號的電壓，所以具有正確的跳脫點(trippoint) 是重要的。上拉保持器電路1011 (包含呈堆疊配置的晶體管M22及M23 (此處展示為PFET)) 及下拉保持器電路1012 (包含呈堆疊配置的晶體管MM及M25 (此處展示為NFET))確保滿 足輸入跳脫點(Vih、Vil)且信號電平參考輸入路徑供應。所說明實施例的上拉保持器電路 1011的弱的PFET保持器配置確保對施密特觸發(fā)器1020的輸入一直上升到vdd_18 (1. 8V)， 且封堵任何泄漏。此確保此節(jié)點快速上升，而不管是否由晶體管M21的NFET傳送門驅 動。NFET下拉保持器電路1012對上升沿進行分壓，并在信號的上升沿上提供更好跳脫點(Vil)0此配置尤其可用于在高信號電平模式(例如，2.6￥及/或3.0力下實現(xiàn)良好跳脫 點，因為對電平移位控制221的輸入處于較高電壓，且電平移位控制221的第一級參考較低 電壓(例如，1.8V)。因此，電平移位控制221的前述實施例維持所要跳脫點，而不管是在高 信號電平下操作還是在低信號電平下操作。在一個實施例中，連同啟用信號一起提供core_ ie_h信號以在接收高電壓信號時啟用NFET保持器。還提供啟用信號以在接收高電壓信號 (例如，2. 6V或3. 0V)時啟用PFET保持器。所說明實施例的晶體管似6經(jīng)提供以促進停用外圍輸入路徑。具體來說，可使用 將適當信號電平(例如，1.8V)提供給標記為“COre_ie_h”的節(jié)點以停用電平移位控制221 的輸出，且因此停用輸入路徑220。雖然已在本文中參考所述實施例描述各種功能塊，但應了解，除所描述電路之外 或替代所描述電路，可使用依據(jù)本文中所述的概念的各種電路。舉例來說，可相對于輸入/ 輸出電路200提供ESD，以便在輸出路徑210的數(shù)據(jù)輸出處提供人體模型(HBM) ESD保護，且 在輸入路徑220的數(shù)據(jù)輸入處提供充電裝置模型(CDM) ESD保護。此外，可根據(jù)本文中的概念使用不同于所說明實施例的電路配置的電路配置。舉 例來說，雖然各種所說明實施例展示安置成堆疊配置以便適應所描述的說明性電壓電平的 特定數(shù)目個電子組件(例如，F(xiàn)ET)，但可使用呈此堆疊配置的不同數(shù)目的這些電子組件。舉 例來說，圖6中所示的堆疊驅動器結構可在pdata (上拉)及/或ndata (下拉)驅動器堆 疊中利用三個FET的堆疊(例如在適應上文所論述的較高信號電平(例如，4. 0V)的情況 下)。從上文可了解，輸入/輸出電路200促進針對較低信號電平(例如，1.8V)設計且 以較高信號電平(例如，2.6￥或3.0力操作的電子組件的使用。因此，不僅可相對于使用不 同信號電平的外圍裝置使用單一輸入/輸出接口，且輸入/輸出接口可使用物理上更小且 更快的切換電子組件(例如，45nm M0S，1. 8V電子組件)。此外，本文中描述的實施例使用 通用裝置來適應這些不同信號電平，所述通用裝置可操作以自動且自主地配置自身以相對 于適當信號電平而操作。雖然已詳細描述本發(fā)明及其優(yōu)勢，但應理解，可在不偏離如由所附權利要求書界 定的本發(fā)明的精神及范圍的情況下在本文中進行各種改變、替代及更改。此外，本申請案的 范圍不希望限于本說明書中所描述的過程、機器、制造、物質組成、裝置、方法及步驟的特定 實施例。如所屬領域的技術人員從本發(fā)明的揭示內容將易了解，可根據(jù)本發(fā)明利用執(zhí)行與 本文中所描述的對應實施例大致相同的功能或實現(xiàn)與其大致相同的結果的現(xiàn)有或以后將 開發(fā)的過程、機器、制造、物質組成、裝置、方法或步驟。因此，所附權利要求書希望將這些過 程、機器、制造、物質組成、裝置、方法或步驟包括于其范圍內。
權利要求
1.一種接口輸入，其包含輸入電路，其適于接收高于主機電路電子組件能可靠地處理的最大信號電平的輸入信 號電平，且將所述輸入信號電平電平移位到所要接口信號電平；以及耦合到所述輸入電路的保持器電路，其可操作以維持經(jīng)電平移位的信號的觸發(fā)電平與 所述輸入信號電平一致。
2.根據(jù)權利要求1所述的接口輸入，其中所述輸入電路包含晶體管，其安置成傳送門配置，所述晶體管包含所述電子組件中的一者，所述晶體管具 有暴露于高于所述晶體管能可靠地處理的最大信號電平的所述信號電平的節(jié)點及耦合到 所述保持器電路的節(jié)點。
3.根據(jù)權利要求2所述的接口輸入，其中所述保持器電路包含多個晶體管，其安置成堆疊配置，所述多個晶體管包含所述電子組件中的組件。
4.根據(jù)權利要求1所述的接口輸入，其中所述保持器電路包含上拉保持器電路部分，其可操作以響應于在所述輸入電路處接收到的所述輸入信號而 將所述接口輸入的輸出信號上拉到第一預定信號電平。
5.根據(jù)權利要求4所述的接口輸入，其中所述第一預定信號電平為小于第二信號電平 的第一信號電平，且其中所述第二信號電平包含高于所述接口輸入的所述電子組件能可靠 地處理的所述最大信號電平的輸入信號電平。
6.根據(jù)權利要求5所述的接口輸入，其中所述上拉保持器電路部分可操作以在于所述 輸入電路處接收到的所述輸入信號處于所述第一信號電平時及在于所述輸入電路處接收 到的所述輸入信號處于所述第二信號電平時均將所述輸出信號上拉到所述第一信號電平。
7.根據(jù)權利要求4所述的接口輸入，其中所述上拉保持器電路部分包含安置成堆疊配置的多個晶體管，其可操作以促進所述輸出信號電平快速上升到所述第 一預定信號電平，借此維持所述經(jīng)電平移位的信號的觸發(fā)電平與所述輸入信號電平一致， 其中所述多個晶體管包含所述電子組件中的組件。
8.根據(jù)權利要求4所述的接口輸入，其中所述保持器電路進一步包含下拉保持器電路部分，其可操作以響應于在所述輸入電路處接收到的所述輸入信號而 將所述接口輸入的輸出信號下拉到第二預定信號電平。
9.根據(jù)權利要求8所述的接口輸入，其中所述下拉保持器電路部分包含安置成堆疊配置的多個晶體管，其可操作以對所述輸出信號的上升沿進行分壓，借此 維持所述經(jīng)電平移位的信號的觸發(fā)電平與所述輸入信號電平一致，其中所述多個晶體管包 含所述電子組件中的組件。
10.根據(jù)權利要求1所述的接口輸入，其進一步包含施密特觸發(fā)器，其耦合到所述保持器電路，所述施密特觸發(fā)器可操作以響應于所述保 持器電路而提供所述接口輸入的處于第一預定信號電平的輸出信號。
11.根據(jù)權利要求10所述的接口輸入，其中所述第一預定信號電平為小于第二信號電 平的第一信號電平，且其中所述第二信號電平包含高于所述接口輸入的所述電子組件能可 靠地處理的所述最大信號電平的輸入信號電平，且其中所述輸出信號在于所述輸入電路處 接收到的所述輸入信號處于所述第一信號電平時及在于所述輸入電路處接收到的所述輸 入信號處于所述第二信號電平時在所述第一信號電平下輸出。
12.根據(jù)權利要求1所述的接口輸入，其中所述輸入信號電平包含高于所述電子組件 能可靠地處理的最大電壓電平的電壓電平。
13.根據(jù)權利要求13所述的接口輸入，其中所述接口輸入適于接收處于1.8V或1. 8V 以下及2. 6V或2. 6V以上兩者的輸入信號電平，且提供處于1. 8V或1. 8V以下的輸出信號 電平。
14.一種輸入電路，其包含輸入節(jié)點，其用于接收處于多個不同信號電平的輸入，所述多個不同信號電平包括大 于所述輸入電路的晶體管能可靠地處理的最大信號電平；保持器電路，其可操作以維持經(jīng)電壓移位的輸入信號的觸發(fā)點，所述保持器電路包含 具有低于所述最大信號電平的可靠性限度的多個晶體管；以及傳送門，其安放于所述輸入節(jié)點與所述保持器電路之間且可操作以將如提供給所述保 持器電路的輸入信號控制到與所述可靠性限度一致的值，所述傳送門包含具有低于所述最 大信號電平的可靠性限度的晶體管。
15.根據(jù)權利要求14所述的輸入電路，其進一步包含施密特觸發(fā)器，其耦合到所述保持器電路，所述施密特觸發(fā)器可操作以響應于所述保 持器電路而提供所述接口輸入的處于第一預定信號電平的輸出信號。
16.根據(jù)權利要求15所述的輸入電路，其中所述第一預定信號電平為小于所述最大信 號電平的第一信號電平，且其中所述輸出信號在于所述輸入節(jié)點處接收到的輸入信號處于 所述第一信號電平時及在于所述輸入節(jié)點處接收到的所述輸入信號處于所述最大信號電 平時在所述第一信號電平下輸出。
17.根據(jù)權利要求15所述的輸入電路，其進一步包含晶體管，其耦合到所述施密特觸發(fā)器的輸出，且可操作以選擇性地啟用所述輸入電路 的輸出。
18.根據(jù)權利要求14所述的輸入電路，其中所述保持器電路包含上拉保持器電路部分，其可操作以響應于在所述輸入節(jié)點處接收到的輸入信號而將所 述輸入電路的輸出信號上拉到第一數(shù)據(jù)電平；以及下拉保持器電路部分，其可操作以響應于在所述輸入節(jié)點處接收到的所述輸入信號而 將所述輸入電路的所述輸出信號下拉到第二數(shù)據(jù)電平。
19.根據(jù)權利要求18所述的輸入電路，其中所述上拉保持器電路包含安置成堆疊配置的多個晶體管，其可操作以促進所述輸出信號電平快速上升到所述第 一數(shù)據(jù)電平，借此維持觸發(fā)電平與所述輸入信號電平一致。
20.根據(jù)權利要求18所述的輸入電路，其中所述下拉保持器電路包含安置成堆疊配置的多個晶體管，其可操作以對所述輸出信號的上升沿進行分壓，借此 維持觸發(fā)電平與所述輸入信號電平一致。
21.一種方法，其包含提供信號路徑以促進使用多個不同信號電平的數(shù)據(jù)通信，其中所述不同信號電平包含 最大信號電平；在所述信號路徑的輸入節(jié)點處安置傳送門以使所述信號路徑的組件與所述最大信號 電平隔離；以及將多個晶體管耦合到所述傳送門的除所述輸入節(jié)點外的端子，安置成堆疊配置的所述 多個晶體管可操作以根據(jù)在所述輸入節(jié)點處接收到的信號提供經(jīng)電平移位的輸出。
22.根據(jù)權利要求21所述的方法，其中所述多個晶體管具有小于所述最大信號電平的 可靠性限度，且其中所述傳送門在除所述輸入節(jié)點外的所述端子處提供處于所述可靠性限 度內的信號電平的信號。
23.根據(jù)權利要求21所述的方法，其中所述傳送門包含具有小于所述最大信號電平的 可靠性限度的晶體管，且所述傳送門配置在于所述輸入節(jié)點處接收到的所述信號處于所述 最大信號電平時防止所述晶體管經(jīng)歷超出所述可靠性限度的端子到端子信號電平。
24.根據(jù)權利要求21所述的方法，其進一步包含將施密特觸發(fā)器耦合到所述多個晶體管，所述施密特觸發(fā)器可操作以提供所述信號路 徑的經(jīng)電平移位的輸出。
全文摘要
本發(fā)明提供一種具有輸入電路(圖10221)的接口輸入(圖2220)，所述輸入電路適于接收高于主機電路的電子組件能可靠地處理的最大信號電平的輸入信號電平(padloc)。所述輸入電路(圖10221)將所述輸入信號的電平(padloc)移位到所要信號電平。保持器電路(保持器上拉1011；下拉1012)耦合到所述輸入電路且維持所述經(jīng)移位信號的觸發(fā)電平(lyl_dn_int)與所述輸入信號電平(padloc)一致。
文檔編號H03K19/0185GK102100008SQ200980127715
公開日2011年6月15日 申請日期2009年7月22日 優(yōu)先權日2008年7月29日
發(fā)明者瓦伊什納瓦·斯里尼瓦斯, 維賈伊·尚卡爾, 維韋卡·莫漢, 阿貝克·古普塔 申請人:高通股份有限公司