專利名稱：并行Turbo編碼器的制作方法
技術領域：
本發(fā)明涉及Turbo編碼，具體涉及一種并行Turbo編碼器。
背景技術：
由于時變衰落信道以及干擾和噪聲之類的原因，無線傳輸過程中無線信號的可靠 性降低了。在無線通信系統(tǒng)中，信道編碼方案通常采用糾錯編碼機制來保證傳輸的可靠性。 Turbo編碼已經被3GPP選擇為LTE系統(tǒng)的主要信道編碼方案。Turbo碼將卷積碼作為其成 員碼，并且引入了內交織器，以便降低相關性。由于Turbo碼能夠滿足香農信道編碼理論的 隨機條件，使用迭代式編碼方案，Turbo碼的性能理論上可以接近香農極限。LTE中Turbo 編碼器的編碼方案是使用兩個8狀態(tài)成員編碼器和一個Turbo碼內交織器的并行級聯(lián)卷積 碼(PCCC)。Turbo編碼器的編碼速率是1/3。圖1示出了根據現(xiàn)有技術的Turbo編碼器的 結構。如圖1所述，該編碼器包括Turbo碼內交織器20和第一成員編碼器10和第二成員 編碼器30，每個成員編碼器都采用串行編碼結構。另外，PCCC中使用的8狀態(tài)成員碼的傳 遞函數如下Γ G(D)= L 副」，其中而⑶=1+D2+D3，gl⑶=1+D+D3，D表示成員編碼器中的寄存器。輸入到Turbo編碼器的比特輸入表示為cQ，Cl，c2，c3，…，cK_1;第一和第二 8狀態(tài) 成員編碼器的比特輸出分別表示為ZQ，Zl，z2，h，…，Zh和ζ' ο, ζ' 1； ζ' 2，z' 3，…， Z' H。Turbo碼內交織器的比特輸出表示為C' 0, c' i，，…，C' 并且這些比特要被 輸入到第二 8狀態(tài)成員編碼器。圖2示出了根據現(xiàn)有技術的Turbo編碼器的結構示意圖。如圖2所示，內交織器 20包括當前用作寫緩沖器的交織緩沖器0和用作讀緩沖器的交織緩沖器1，分別用附圖標 記21和22表示。另外，內交織器20還包括交織地址發(fā)生器23，用于產生交織地址。這樣， 內交織器20利用交織規(guī)則從輸入比特流中得到系統(tǒng)比特流和交織比特流。系統(tǒng)比特流被 第一成員編碼器10編碼稱為奇偶校驗比特流1，交織比特流被第二成員編碼器30編碼成 奇偶校驗比特流2。奇偶校驗比特流1、奇偶校驗比特流2和系統(tǒng)比特流被作為編碼器的輸 出ο由于多天線MIMO和64QAM調制技術的使用，LTE系統(tǒng)在20MHz的下行頻譜分配中 支持高達300Mb/s的突發(fā)下行鏈路峰值數據速率，并且用戶平面的等待時間小于5ms。在未 來，LTE-Advanced系統(tǒng)將在100MHz的頻譜分配中支持高達l(ibps以上的下行鏈路數據率。 另外，許多電信運營商要求一個基帶板能夠實現(xiàn)eNodeB (演進的NodeB)中的多小區(qū)處理。 需要開發(fā)出功能強大的Turbo編碼器，它能夠處理(ibps的數據。Turbo編碼器的傳統(tǒng)實現(xiàn)結構是采用單比特編碼方案。在一個信號時鐘周期中，對 于Turbo編碼器僅僅有一個輸入比特，一個正在處理的比特和包括一個系統(tǒng)比特和兩個奇 偶校驗比特在內的三個輸出比特。
這種Turbo編碼器的主要問題在于較低的編碼效率。即使使用時鐘速率高達 2-300MHZ的FPGA，每個時鐘周期中總是只有3個輸出比特，Turbo編碼器每秒只能處理 2-300M比特數據。很明顯，傳統(tǒng)的單比特Turbo編碼器不能滿足LTE系統(tǒng)的吞吐量要求。 因此，需要對Turbo編碼器的實現(xiàn)結構進行改進。

發(fā)明內容
本發(fā)明的目的是提出一種并行Turbo編碼器，以便提高通信系統(tǒng)的吞吐量。本發(fā)明的一個方面提出了一種并行Turbo編碼器，包括并行內交織器，包括交織 地址發(fā)生器和交替充當讀緩沖器和寫緩沖器的兩個交織緩沖器，每個交織緩沖器均包括用 于存儲相應的比特的多個存儲單元，所述多個存儲單元在所述交織地址發(fā)生器針對相應比 特所產生的控制信號的控制下，輸出并行系統(tǒng)比特流和并行交織比特流；第一成員編碼器， 對并行系統(tǒng)比特流進行并行編碼，產生第一奇偶校驗比特流；第二成員編碼器，對并行交織 流進行編碼，產生第二奇偶校驗比特流。根據本發(fā)明的實施例，所述并行內交織器是QPP內交織器。根據本發(fā)明的實施例，所述交織地址發(fā)生器是基于加法器和減法器而形成的。根據本發(fā)明的實施例，所述第一成員編碼器和第二成員編碼器被形成為并行編碼 結構。根據本發(fā)明的實施例，每個存儲器單元包括雙端口 RAM。根據本發(fā)明的實施例，各個存儲單元具有公共的讀/寫控制信號和獨立的讀/寫 地址和數據信號。根據本發(fā)明的實施例，所述交織地址發(fā)生器包括第一部分和第二部分，其中第一 部分負責差序列的計算，而第二部分基于第一部分的輸出結果來計算交織序列。根據本發(fā)明實施例的Turbo編碼器具有更高的吞吐率并且等待時間更短。另外，本發(fā)明實施例的方案適用于高吞吐量的通信系統(tǒng)。本發(fā)明實施例的方案中， 將傳統(tǒng)的Turbo編碼器用并行Turbo編碼器來替換，能夠在一個時鐘周期中處理多個比特。


通過下面結合

本發(fā)明的優(yōu)選實施例，將使本發(fā)明的上述及其它目的、特 征和優(yōu)點更加清楚，其中圖1示出了根據現(xiàn)有技術的Turbo編碼器的結構；圖2示出了根據現(xiàn)有技術的Turbo編碼器的結構示意圖；圖3示出了根據本發(fā)明實施例的并行Turbo編碼器的總體示意圖；圖4示出了根據本發(fā)明實施例的并行Turbo編碼器中的交織存儲器結構；圖5示出了根據本發(fā)明實施例的交織地址發(fā)生器的結構；圖6示出了根據本發(fā)明實施例的交織地址發(fā)生器的具體結構；圖7示出了根據現(xiàn)有技術的成員編碼器的串行結構；圖8示出了根據本發(fā)明實施例的成員編碼器的并行結構。
具體實施例方式下面將說明本發(fā)明的多種實施例。隨后的說明提供了對這些實施例的全面理解的 詳細細節(jié)。但是，本領域的技術人員應當了解，無需一些所述細節(jié)也可以實施本發(fā)明。此外， 可能不會示出或詳細說明一些公知的結構或者功能，以免不必要地使本發(fā)明多種實施例的 相關說明不清楚。在下述說明中使用的術語即使是與本發(fā)明某些具體實施例的詳細說明結合使用 的，也要以其最寬的合理方式解釋該術語。某些術語可能會在下面予以強調.但是，任何準 備以某種受限的方式進行解釋的術語將會在具體實施方式
部分給予公開及明確的定義。
根據本發(fā)明的實施例，提出了一種并行Turbo編碼器結構。本發(fā)明實施例的并行 Turbo編碼器能在一個時鐘周期中處理多個比特，從而大大提高了編碼效率。在一個時鐘周 期中，本發(fā)明實施例的Turbo編碼器能夠接收多個輸入比特，對多個比特進行交織和編碼 處理，并且產生多個輸出組(每個組包括一個系統(tǒng)比特和兩個奇偶校驗比特)。為了清楚說 明的目的，在本發(fā)明的實施例中以并行處理4比特為例來說明本發(fā)明實施例的Turbo編碼 器的結構和操作過程。如果系統(tǒng)時鐘是250MHz，根據本發(fā)明實施例的Turbo編碼器的理論吞吐量可以達 到mbps，這能夠滿足多個eNodeB的吞吐量要求。根據本發(fā)明實施例的Turbo編碼器包括 一個并行內交織器和兩個并行成員編碼器，以及并行內交織器包括兩個交織緩沖器和一個 交織地址發(fā)生器。圖3示出了根據本發(fā)明實施例的Turbo編碼器的結構示意圖。如圖3所示，該編 碼器包括接收并行比特流并對其進行并行處理的并行內交織器100，包括第一成員編碼器 210和第二成員編碼器220的成員編碼器。并行內交織器100包括交織緩沖器0和交織緩沖器1，它們分別表示為110和120， 交替充當讀緩沖器和寫緩沖器，并且每個緩沖器都包括多個存儲單元，存儲單元的數目等 于并行處理的比特的數目。并行內交織器100還包括并行交織地址發(fā)生器，圖6示出了該 地址發(fā)生器的具體結構。1.內交織器的并行結構LTE 系統(tǒng)中的 Turbo 編碼器采用 QPP (Quadratic PermutationPolynomial)交織器 作為其內交織器。輸入到Turbo碼內交織器的比特表示為Ctl，Cl，…，Cim，其中K是輸入比 特的數目。從Turbo碼內交織器輸出的比特表示為c' 0,c' 1；…，c' K_lt)輸入比特和輸出比特之間的關系可以表示為c' i = cIKi)，i = 0，l，...，(K-I)其中，輸出索引i和輸入索引Π (i)之間的關系滿足下式π (i) = (fi · i+f2 · i2)mod K其中，參數取決于塊大小K，并且在3GPP TS 36. 212中有詳細描述，該文 檔在此通過參考而全部引入。傳統(tǒng)的Turbo內交織器是串行交織器，它包括一個緩沖器和一個交織地址發(fā)生 器，并且在一個時鐘周期中輸出一個比特，如圖2所示。3GPPLTE系統(tǒng)的Turbo編碼器選擇 QPP交織器作為其內交織器，其具有無爭用特性?？梢詫⒔豢椘鞯慕Y構改變成能夠在一個時 鐘周期中處理多個比特的并行結構。
1. 1并行交織緩沖器的結構為了處理連續(xù)的碼塊，而沒有任何中斷，根據本發(fā)明實施例的并行交織器采用了 “乒乓”緩沖器。因此，即使當前碼塊未處理結束，交織器也能夠接收下一碼塊。每一緩沖器 110和120包括4個存儲單元，每個存儲單元實際上是雙端口 RAM。每個存儲單元具有公共 的讀/寫控制信號和獨立的讀/寫地址和數據信號。圖4示出了根據本發(fā)明實施例的并行 Turbo編碼器中使用的交織器的結構示意圖。輸入的數據經過解復用器解復用后，存儲在相 應的緩沖器存儲單元中，當形成為一個完成的碼塊而需要讀出時，從相應的存儲單元中讀 出，并經過復用器復用后輸出。“乒乓”緩沖器可以表示為讀緩沖器和寫緩沖器。讀緩沖器已經形成了一個完整 的碼塊，而寫緩沖器還沒有。讀緩沖器將交織的比特流輸出，寫緩沖器同時接收輸入的比特 流。與讀/寫緩沖器相關的操作被稱為讀/寫操作。讀操作讀緩沖器產生兩個輸出比特流——系統(tǒng)比特流和交織比特流。從每個存 儲單元中讀出一個比特，組成4比特的并行系統(tǒng)比特流。根據交織地址發(fā)生器所計算的地 址，從每個存儲單元中讀出另一比特，組成4比特寬的交織比特流。在當前碼塊已經全部從 讀緩沖器中讀出時，讀緩沖器就轉換為寫緩沖器。寫操作控制邏輯將4個輸入比特分開并且將每個比特寫入相應的存儲單元中。 當一個碼塊完全被寫入到寫緩沖器中時，寫緩沖器轉換為讀緩沖器。1. 2并行交織地址發(fā)生器的結構根據輸入比特流和輸出比特流之間的關系，交織地址發(fā)生器計算出每個存儲單元 的讀地址和控制信號。與交織緩沖器的結構類似，交織地址發(fā)生器也包括4個單元，每個單 元負責相應的讀地址產生。圖5示出了根據本發(fā)明實施例的交織地址發(fā)生器的結構示意圖。設交織地址序列 中相鄰元素構成了被稱為差序列的另一序列。由于QPP交織器的特殊性，差序列是算術(等 差)序列?；谶@樣的認識，使用迭代結構來計算整個交織序列是非常有效的。根據當前 碼塊的參數f\，f2，K，交織初始化模塊首先產生初始值。圖6中的左側部分負責差序列的計 算，而右側部分基于左側部分的輸出結果來計算交織序列。交織地址發(fā)生器的迭代結構包括加法器和減法器，而不是復雜的乘法操作。此外， 本發(fā)明實施例中的迭代式結構對于并行的實現(xiàn)更為方便。2、并行成員編碼器的結構Turbo編碼器包括兩個8狀態(tài)的成員編碼器和一個Turbo碼內交織器并行級聯(lián)卷
積碼(PCCC)。8狀態(tài)成員編碼器的傳遞函數如下 ”g,⑴)
權利要求
1.一種并行Turbo編碼器，包括并行內交織器，包括交織地址發(fā)生器和交替充當讀緩沖器和寫緩沖器的兩個交織緩沖 器，每個交織緩沖器均包括用于存儲相應的比特的多個存儲單元，所述多個存儲單元在所 述交織地址發(fā)生器針對相應比特所產生的控制信號的控制下，輸出并行系統(tǒng)比特流和并行 交織比特流；第一成員編碼器，對并行系統(tǒng)比特流進行并行編碼，產生第一奇偶校驗比特流；第二成員編碼器，對并行交織流進行編碼，產生第二奇偶校驗比特流。
2.如權利要求1所述的編碼器，其中所述并行內交織器是QPP內交織器。
3.如權利要求1所述的編碼器，其中所述交織地址發(fā)生器是基于加法器和減法器而形 成的。
4.如權利要求1所述的編碼器，其中所述第一成員編碼器和第二成員編碼器被改進為 并行編碼結構。
5.如權利要求1所述的編碼器，其中每個存儲器單元包括雙端口RAM。
6.如權利要求1所述的編碼器，各個存儲單元具有公共的讀/寫控制信號和獨立的讀 /寫地址和數據信號。
7.如權利要求1所述的編碼器，其中所述交織地址發(fā)生器包括第一部分和第二部分， 其中第一部分負責差序列的計算，而第二部分基于第一部分的輸出結果來計算交織序列。
全文摘要
公開了一種并行Turbo編碼器，包括并行內交織器，包括交織地址發(fā)生器和交替充當讀緩沖器和寫緩沖器的兩個交織緩沖器，每個交織緩沖器均包括用于存儲相應的比特的多個存儲單元，所述多個存儲單元在所述交織地址發(fā)生器針對相應比特所產生的控制信號的控制下，輸出并行系統(tǒng)比特流和并行交織比特流；第一成員編碼器，對并行系統(tǒng)比特流進行并行編碼，產生第一奇偶校驗比特流；第二成員編碼器，對并行交織流進行編碼，產生第二奇偶校驗比特流。根據本發(fā)明實施例的Turbo編碼器具有更高的吞吐率并且等待時間更短。
文檔編號H03M13/29GK102098061SQ200910201488
公開日2011年6月15日 申請日期2009年12月15日 優(yōu)先權日2009年12月15日
發(fā)明者林凌峰, 栗安定, 章苗, 胡豪, 陳寅健 申請人:上海貝爾股份有限公司