專利名稱：移位寄存器及其柵線驅(qū)動裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及液晶顯示技術(shù)領(lǐng)域，尤其涉及一種移位寄存器及其柵線驅(qū)動裝置。
技術(shù)背景
液晶顯示的像素陣列包括交錯的多行柵線和多列數(shù)據(jù)線。其中，由多個移位寄存 器構(gòu)成的柵線驅(qū)動裝置為像素陣列的多行柵線提供開關(guān)信號，從而控制多行柵線依序打 開，并由對應(yīng)行的數(shù)據(jù)線向像素陣列中的像素電極充電，以形成顯示圖像的各灰階所需要 的灰度電壓，進而顯示每一幀圖像。
如圖1所示，現(xiàn)有的柵線驅(qū)動裝置中包括多個移位寄存器，第N級移位寄存器的輸 出0UTN，不僅向第N-I級移位寄存器反饋以關(guān)斷第N-I級移位寄存器，同時還向第N+1級移 位寄存器輸出以作為該第N+1級移位寄存器的觸發(fā)信號。而如圖2所示，當(dāng)以其中一級移位 寄存器的輸出作為另外一級移位寄存器的觸發(fā)信號時，由于輸出端連接的負載比較大，在 輸入端時接近方波的信號在輸出端時就會出現(xiàn)延遲，延遲比較大時則會出現(xiàn)連續(xù)兩行柵線 同時打開的現(xiàn)象，而且像素陣列還會對輸出端產(chǎn)生干擾，從而導(dǎo)致輸出端信號穩(wěn)定性不夠， 這都容易產(chǎn)生讀寫錯誤，從而影響畫面品質(zhì)。
此外，采用其中一級移位寄存器的輸出作為另外一級移位寄存器的觸發(fā)信號時， 時鐘信號CLK、CKLB需要和該輸出同步觸發(fā)，這樣如圖3所示，時鐘信號CLK、CKLB的占空比 就需要保持為50%。該占空比使得兩行柵線驅(qū)動之間沒有預(yù)留空余時間，從而難以保證其 中一級移位寄存器充分關(guān)閉后，另一級移位寄存器才打開，因此這也容易造成連續(xù)兩行柵 線同時打開，從而使信號發(fā)生串?dāng)_，最終影響畫面品質(zhì)。發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題在于提供一種移位寄存器，能夠減少柵線打開錯誤、 以改善畫面品質(zhì)。
為解決上述技術(shù)問題，本發(fā)明采用如下技術(shù)方案
一種移位寄存器，包括
第一薄膜晶體管，其柵極與作為上拉節(jié)點的第一節(jié)點連接，其源極與時鐘信號端 連接，其漏極與本級輸出端連接；
第二薄膜晶體管，其柵極與下級反饋信號端連接，其源極與所述第一節(jié)點連接，其 漏極與低電平信號端連接；
第三薄膜晶體管，其柵極與下級反饋信號端連接，其源極與作為下拉節(jié)點的第二 節(jié)點連接，其漏極與低電平信號端連接；
電容，連接在所述第一節(jié)點與本級輸出端之間；
反饋模塊，連接在上級觸發(fā)信號端、時鐘信號端與所述第一節(jié)點之間，且與本級反 饋信號端和本級觸發(fā)信號端連接；
開關(guān)模塊，連接在時鐘信號端與所述反饋模塊和本級輸出端之間，且與低電平信5號端連接；
其中所述反饋模塊用于接收上級反饋模塊的觸發(fā)信號和時鐘信號以將所述第一 節(jié)點的電平拉高，并用于向上級移位寄存器輸出反饋信號和向下級反饋模塊輸出觸發(fā)信 號，所述開關(guān)模塊用于在本級移位寄存器不工作時，保持本級移位寄存器的輸出端為低電 平。
本發(fā)明提供的移位寄存器，通過所述反饋模塊，將所述移位寄存器的中間信號向 上級移位寄存器輸出以作為反饋信號、并向下級移位寄存器輸出以作為觸發(fā)信號，這樣一 方面該中間信號不需要驅(qū)動負載，因而延遲較小，而且該中間信號不受像素陣列的干擾，穩(wěn) 定性較強，另一方面由于沒有采用所述移位寄存器的輸出信號作為上述反饋信號和觸發(fā)信 號，因此不需要使輸出信號和時鐘信號保持同步，從而可以減小時鐘信號的占空比，并為兩 行柵線驅(qū)動之間預(yù)留空余時間，上述兩方面都可以更好地避免出現(xiàn)連續(xù)兩行柵線同時打開 的現(xiàn)象，因而能夠減少柵線打開錯誤，改善畫面品質(zhì)。
本發(fā)明所要解決的另一個技術(shù)問題在于提供一種柵線驅(qū)動裝置，能夠減少柵線打 開錯誤、改善畫面品質(zhì)。
為解決上述技術(shù)問題，本發(fā)明采用如下技術(shù)方案
一種柵線驅(qū)動裝置，包括串聯(lián)連接的多個移位寄存器，所述移位寄存器包括
第一薄膜晶體管，其柵極與作為上拉節(jié)點的第一節(jié)點連接，其源極與時鐘信號端 連接，其漏極與本級輸出端連接；
第二薄膜晶體管，其柵極與下級反饋信號端連接，其源極與所述第一節(jié)點連接，其 漏極與低電平信號端連接；
第三薄膜晶體管，其柵極與下級反饋信號端連接，其源極與作為下拉節(jié)點的第二 節(jié)點連接，其漏極與低電平信號端連接；
電容，連接在所述第一節(jié)點與本級輸出端之間；
反饋模塊，連接在上級觸發(fā)信號端、時鐘信號端與所述第一節(jié)點之間，且與本級反 饋信號端和本級觸發(fā)信號端連接；
開關(guān)模塊，連接在時鐘信號端與所述反饋模塊和本級輸出端之間，且與低電平信 號端連接；
其中所述反饋模塊用于接收上級反饋模塊的觸發(fā)信號和時鐘信號以將所述第一 節(jié)點的電平拉高，并用于向上級移位寄存器輸出反饋信號和向下級反饋模塊輸出觸發(fā)信 號，所述開關(guān)模塊用于在本級移位寄存器不工作時，保持本級移位寄存器的輸出端為低電 平。
本發(fā)明提供的柵線驅(qū)動裝置，對于其中的移位寄存器而言，能夠通過所述反饋模 塊，將所述移位寄存器的中間信號向上級移位寄存器輸出以作為反饋信號、并向下級移位 寄存器輸出以作為觸發(fā)信號，這樣一方面該中間信號不需要驅(qū)動負載，因而延遲較小，而且 該中間信號不受像素陣列的干擾，穩(wěn)定性較強，另一方面由于沒有采用所述移位寄存器的 輸出信號作為上述反饋信號和觸發(fā)信號，因此不需要使輸出信號和時鐘信號保持同步，從 而可以減小時鐘信號的占空比，并為兩行柵線驅(qū)動之間預(yù)留空余時間，上述兩方面都可以 更好地避免出現(xiàn)連續(xù)兩行柵線同時打開的現(xiàn)象，因而能夠減少柵線打開錯誤，改善畫面品 質(zhì)。


圖1為現(xiàn)有技術(shù)中柵線驅(qū)動裝置的示意圖2為現(xiàn)有技術(shù)中柵線驅(qū)動的輸入端信號和輸出端信號示意圖
圖3為現(xiàn)有技術(shù)中的時鐘信號示意圖4為本發(fā)明移位寄存器的示意圖5為本發(fā)明移位寄存器實施例的示意圖6為本發(fā)明移位寄存器實施例中的信號示意圖7為圖4所示移位寄存器在Tl階段的工作示意圖8為圖4所示移位寄存器在T2階段的工作示意圖9為圖4所示移位寄存器在T3階段的工作示意圖10為圖4所示移位寄存器在T4階段的工作示意圖11為本發(fā)明柵線驅(qū)動裝置實施例的示意圖。
具體實施方式
本發(fā)明旨在提供一種移位寄存器及其柵線驅(qū)動裝置，能夠減少柵線打開錯誤、改 善畫面品質(zhì)。
下面結(jié)合附圖以及實施例對本發(fā)明進行詳細描述。
如圖4所示，本發(fā)明移位寄存器，包括三個氫化非晶硅薄膜晶體管，一個存儲電 容、一個反饋模塊、一個開關(guān)模塊和相應(yīng)的輸入輸出端。其中，第一薄膜晶體管M1，其柵極與 作為上拉節(jié)點的第一節(jié)點Qa連接，其源極與時鐘信號端連接，其漏極與本級輸出端連接， 其作用是當(dāng)其柵極所連接的第一節(jié)點Qa為高電平、且其源極接收到一個高電平信號時控 制移位寄存器開始工作；第二薄膜晶體管M2，其柵極與下級反饋信號端連接，其源極與第 一節(jié)點Qa連接，其漏極與低電平信號端連接，其作用是在下級反饋信號為高電平時使第一 節(jié)點Qa保持低電平，從而維持第一薄膜晶體管Ml的柵極為低電平；第三薄膜晶體管M3，其 柵極與下級反饋信號端連接，其源極與作為下拉節(jié)點的第二節(jié)點Q連接，其漏極與低電平 信號端連接，其作用是在下級反饋信號為高電平時使第二節(jié)點Q保持低電平，從而維持本 級輸出端為低電平；電容Cl，連接在第一節(jié)點Qa與本級輸出端之間；反饋模塊1，連接在上 級觸發(fā)信號端、時鐘信號端與第一節(jié)點Qa之間，且與本級反饋信號端和本級觸發(fā)信號端連 接；開關(guān)模塊2，連接在時鐘信號端與反饋模塊1和本級輸出端之間，且與低電平信號端連 接；其中反饋模塊1用于接收上級反饋模塊的觸發(fā)信號和時鐘信號以將第一節(jié)點Qa的電平 拉高，并用于向上級移位寄存器輸出反饋信號和向下級反饋模塊輸出觸發(fā)信號，開關(guān)模塊2 用于在本級移位寄存器不工作時，保持本級移位寄存器的輸出端為低電平。
本發(fā)明提供的移位寄存器，能夠通過反饋模塊1，將所述移位寄存器的中間信號向 上級移位寄存器輸出以作為反饋信號、并向下級移位寄存器輸出以作為觸發(fā)信號，這樣一 方面該中間信號不需要驅(qū)動負載，因而延遲較小，而且該中間信號不受像素陣列的干擾，穩(wěn) 定性較強，另一方面由于沒有采用所述移位寄存器的輸出信號作為上述反饋信號和觸發(fā)信 號，因此不需要使輸出信號和時鐘信號保持同步，從而可以減小時鐘信號的占空比，并為兩 行柵線驅(qū)動之間預(yù)留空余時間，上述兩方面都可以更好地避免出現(xiàn)連續(xù)兩行柵線同時打開的現(xiàn)象，因而能夠減少柵線打開錯誤，改善畫面品質(zhì)。
如圖5所示，為本發(fā)明移位寄存器實施例的結(jié)構(gòu)示意圖。本實施例中，所述移位 寄存器包括二十一個氫化非晶硅薄膜晶體管、一個存儲電容和相應(yīng)的輸入輸出端。其中， 該二十一個氫化非晶硅薄膜晶體管分別為第一薄膜晶體管Ml、第二薄膜晶體管M2、第三 薄膜晶體管M3、第四薄膜晶體管M4、第五薄膜晶體管M5、第六薄膜晶體管M6、第七薄膜晶 體管M7、第八薄膜晶體管M8、第九薄膜晶體管M9、第十薄膜晶體管M10、第十一薄膜晶體管 Mil、第十二薄膜晶體管M12、第十三薄膜晶體管M13、第十四薄膜晶體管M14、第十五薄膜晶 體管M15、第十六薄膜晶體管M16、第十七薄膜晶體管M17、第十八薄膜晶體管M18、第十九 薄膜晶體管M19、第二十薄膜晶體管M20和第二十一薄膜晶體管M21，存儲電容為電容Cl， 輸入輸出端包括本級輸出端output、周期性交替使用的第一時鐘信號端CLK和第二時鐘信 號端CLKB、接收上級移位寄存器觸發(fā)信號的第一觸發(fā)信號端Qa(n-l)和第二觸發(fā)信號端 Qb(n-l)、下級反饋信號端Qb(n+1)、低電平信號端VGL、開關(guān)信號端SW、復(fù)位信號端AT。
具體地，第一薄膜晶體管Ml，其柵極與作為上拉節(jié)點的第一節(jié)點Qa連接，其源極 與第一時鐘信號端CLK連接，其漏極與本級輸出端output連接；第二薄膜晶體管M2，其柵 極與下級反饋信號端Qb (n+1)連接，其源極與第一節(jié)點Qa連接，其漏極與低電平信號端VGL 連接；第三薄膜晶體管M3，其柵極與下級反饋信號端Qb (n+1)連接，其源極與作為下拉節(jié)點 的第二節(jié)點Q連接，其漏極與低電平信號端VGL連接；第四薄膜晶體管M4，其柵極與接收上 級移位寄存器觸發(fā)信號的第一觸發(fā)信號端Qa(n-1)連接，其源極與第五薄膜晶體管M5的柵 極連接，其漏極與第二時鐘信號端CLKB連接；第五薄膜晶體管M5，其柵極與第四薄膜晶體 管M4的源極連接，其源極與第一節(jié)點Qa連接，其漏極與接收上級移位寄存器觸發(fā)信號的 第二觸發(fā)信號端Qb (n-1)連接；第六薄膜晶體管M6，其柵極與第一節(jié)點Qa連接，其源極與 第一時鐘信號端CLK連接，其漏極與作為本級反饋節(jié)點的第三節(jié)點Qb連接；第七薄膜晶體 管M7，其柵極和漏極連接在一起與第二時鐘信號端CLKB連接，其源極與第十二薄膜晶體管 M12的柵極和第十四薄膜晶體管M14的柵極連接；第八薄膜晶體管M8，其柵極與第二時鐘 信號端CLKB連接，其源極與作為互鎖節(jié)點的第四節(jié)點M連接，其漏極與低電平信號端VGL 連接；第九薄膜晶體管M9，其柵極與和源極連接在一起與第一時鐘信號端CLK連接，其漏極 與第四節(jié)點M連接；第十薄膜晶體管M10，其柵極與第二時鐘信號端CLKB連接，其源極與第 二節(jié)點Q連接，其漏極與低電平信號端VGL連接；第十一薄膜晶體管M11，其柵極與第四節(jié) 點M連接，其源極與第二節(jié)點Q連接，其漏極與低電平信號端VGL連接；第十二薄膜晶體管 M12，其柵極與第七薄膜晶體管M7的源極連接，其源極與第一節(jié)點Qa連接，其漏極與上級移 位寄存器的第二觸發(fā)信號端Qb (n-1)連接；第十三薄膜晶體管M13，其柵極與第四節(jié)點M連 接，其源極與第二節(jié)點Q連接，其漏極與第一節(jié)點Qa連接；第十四薄膜晶體管M14，其柵極 與第七薄膜晶體管M7的源極連接，其源極與第三節(jié)點Qb連接，其漏極與低電平信號端VGL 連接；第十五薄膜晶體管M15，其柵極與第四節(jié)點M連接，其源極與第三節(jié)點Qb連接，其漏 極與低電平信號端VGL連接；第十六薄膜晶體管M16，其柵極與開關(guān)信號端SW連接，其源極 與第一節(jié)點Qa連接，其漏極與低電平信號端VGL連接；第十七薄膜晶體管M17，其柵極與開 關(guān)信號端SW連接，其源極與復(fù)位信號端AT連接，其漏極與第二節(jié)點Q連接；第十八薄膜晶 體管，其柵極與第一節(jié)點Qa連接，其源極與第四節(jié)點M連接，其漏極與低電平信號端VGL連 接；第十九薄膜晶體管M19，其柵極與第三節(jié)點Qb連接，其源極與第二節(jié)點Q連接，其漏極8與低電平信號端VGL連接；第二十薄膜晶體管M20，其柵極與第三節(jié)點Qb連接，其源極與第 四節(jié)點M連接，其漏極與低電平信號端VGL連接；第二十一薄膜晶體管M21，其柵極與上級 移位寄存器的第一觸發(fā)信號端Qb (n-1)連接，其源極與第二節(jié)點Q連接，其漏極與低電平信 號端VGL連接。而存儲電容Cl則連接在第一節(jié)點Qa和本級輸出端output之間。
其中，第四薄膜晶體管M4、第五薄膜晶體管M5和第六薄膜晶體管M6組成本實施例 的反饋模塊，該反饋模塊用于將所述移位寄存器的中間信號向上級移位寄存器輸出以作為 反饋信號、并向下級移位寄存器輸出以作為觸發(fā)信號，這樣一方面該中間信號不需要驅(qū)動 負載，因而延遲較小，而且該中間信號不受像素陣列的干擾，穩(wěn)定性較強，另一方面由于沒 有采用所述移位寄存器的輸出信號作為上述反饋信號和觸發(fā)信號，因此不需要使輸出信號 和時鐘信號保持同步，從而可以減小時鐘信號的占空比，并為兩行柵線驅(qū)動之間預(yù)留空余 時間，上述兩方面都可以更好地避免出現(xiàn)連續(xù)兩行柵線同時打開的現(xiàn)象，因而能夠減少柵 線打開錯誤，改善畫面品質(zhì)。
另外，上述第十薄膜晶體管MlO和第十一薄膜晶體管Mll組成第一開關(guān)模塊，該第 一開關(guān)模塊用于在本級移位寄存器不工作時，保持本級輸出端output為低電平，從而避免 本級輸出端output在其他干擾信號的作用下變?yōu)楦唠娖?，并使其所控制的該行柵線在高 電平作用下打開，最終造成柵線打開錯誤。其中，第十薄膜晶體管Mio用于在第二時鐘信號 CLKB的作用下保持本級輸出端output為低電平，而第十一薄膜晶體管Mll用于在第一時鐘 信號CLK的作用下保持本級輸出端output為低電平。
上述第十二薄膜晶體管M12和第十三薄膜晶體管M13組成第二開關(guān)模塊，該第二 開關(guān)模塊用于在本級移位寄存器不工作時，保持作為上拉節(jié)點的第一節(jié)點Qa為低電平，從 而使第一薄膜晶體管Ml無法導(dǎo)通，進一步保持本級輸出端output為低電平。其中，第十二 薄膜晶體管M12用于在第二時鐘信號CLKB的作用下保持第一節(jié)點Qa為低電平，而第十三 薄膜晶體管M13用于在第一時鐘信號CLK的作用下保持第一節(jié)點Qa為低電平。
上述第十四薄膜晶體管M14和第十五薄膜晶體管M15組成第三開關(guān)模塊，該第三 開關(guān)模塊用于在本級移位寄存器不工作時，保持第三節(jié)點Qb為低電平，從而使第三節(jié)點Qb 向上級移位寄存器輸出的反饋信號和向下級移位寄存器輸出的觸發(fā)信號為低電平，以避免 對上級移位寄存器和下級以為寄存器造成干擾。其中，第十四薄膜晶體管M14用于在第二 時鐘信號CLKB的作用下保持第三節(jié)點Qb為低電平，而第十五薄膜晶體管M15用于在第一 時鐘信號CLK的作用下保持第三節(jié)點Qb為低電平。
上述第七薄膜晶體管M7、第八薄膜晶體管M8和第九薄膜晶體管M9組成一級開關(guān) 模塊，該一級開關(guān)模塊用于控制上述第一開關(guān)模塊、第二開關(guān)模塊和第三開關(guān)模塊。這里所 述的‘控制’指的是打開或關(guān)閉上述各開關(guān)模塊，以及使上述各開關(guān)模塊中的分別在第一時 鐘信號下作用和第二時鐘信號下作用的薄膜晶體管實現(xiàn)互鎖。
而最終，上述第一開關(guān)模塊、第二開關(guān)模塊、第三開關(guān)模塊以及一級開關(guān)模塊結(jié)合 組成本實施例中的開關(guān)模塊。該開關(guān)模塊用于在本級移位寄存器不工作時，保持本級移位 寄存器的輸出端為低電平。
進一步地，從圖5中可知，本級移位寄存器還包括第十六薄膜晶體管M16，其柵極 與開關(guān)信號端SW連接，其源極與第一節(jié)點Qa連接，其漏極與低電平信號端VGL連接。其中， 該第十六薄膜晶體管M16用于在特定情況下導(dǎo)通，如需要人工關(guān)停本級移位寄存器的情況下，從而將第一節(jié)點Qa的電平拉低，這樣能夠使第一薄膜晶體管Ml截至，最終保持本級輸 出端output為低電平。
更進一步地，從圖5中還可知，本級移位寄存器還包括第十七薄膜晶體管M17，其 柵極與開關(guān)信號端SW連接，其源極與復(fù)位信號端AT連接，其漏極與第二節(jié)點Q，即本級輸出 端output連接。其中，該第十七薄膜晶體管M17用于開關(guān)信號SW作用下導(dǎo)通，從而接入復(fù) 位信號AT，該復(fù)位信號AT可以關(guān)閉全部移位寄存器，以對液晶顯示器進行清屏。
上述第十八薄膜晶體管M18、第十九薄膜晶體管M19、第二十薄膜晶體管M20和第 二十一薄膜晶體管M21能夠輔助本級移位寄存器工作。
在實際使用中，本實施例上述技術(shù)方案不僅適用于氫化非晶硅薄膜晶體管，對其 它薄膜晶體管也適用。
需要說明的是，上述實施例只是本發(fā)明移位寄存器的一種優(yōu)選實施方式，而非限 制。
下面結(jié)合圖5所示的移位寄存器以及控制時序?qū)Ρ緦嵤├莆患拇嫫鞯墓ぷ鬟^ 程作以描述。
如圖6所示，為與本實施例有關(guān)的信號示意圖，可以分為Tl、T2、T3和T4四個階 段。
在Tl 階段，Qa(n-l) =l、Qb(n_l) = 1、CLK = 0、CLKB = 1、Qb (n+1) =0。
由圖7中加粗的部分顯示，由于Qa(n-l) = 1，即第一觸發(fā)信號端為高電平，因而使 第四薄膜晶體管M4導(dǎo)通，同時由于CLKB = 1，即第二時鐘信號為高電平，因此使第五薄膜 晶體管M5導(dǎo)通，又由于Qb(n-l) = 1，即第二觸發(fā)信號端為高電平，所以將第一節(jié)點Qa上 拉成高電平，即Qa = 1，并且通過存儲電容Cl可以保持第一節(jié)點Qa為高電平。但此時由 于CLKB = 1，因此第十薄膜晶體管MlO導(dǎo)通，從而仍然使本級輸出端output保持低電平，即 OUTN = 0。此時本級移位寄存器處于關(guān)閉狀態(tài)。
在T2 階段，Qa(n-l) =0、Qb(n_l) = 0、CLK = 1、CLKB = 0、Qb (n+1) =0。
由圖8中加粗的部分顯示，由于在Tl階段時Qa = 1，因此第一薄膜晶體管Ml導(dǎo) 通，此時由于CLK= 1，因此使本級輸出端output變?yōu)楦唠娖剑碠UTN= 1，此時本級移位 寄存器處于打開狀態(tài)。同時由于第一節(jié)點Qa= 1，因此使第六薄膜晶體管M6導(dǎo)通，再加上 CLK = 1，所以反饋節(jié)點Qb變?yōu)楦唠娖?，即Qb = 1。在該階段，可以通過節(jié)點Qa和Qb向下 級移位寄存器輸出兩個觸發(fā)信號，下級移位寄存器可以在該兩個觸發(fā)信號的作用下打開。 而且，還可以通過節(jié)點Qb向上級移位寄存器輸出反饋信號，以關(guān)閉上級移位寄存器。
在T3 階段，Qa(n-l) =0、Qb(n_l) = 0、CLK = 0、CLKB = 1、Qb (n+1) =1。
由圖9中加粗的部分顯示，由于Qb(n+1) = 1，即下級反饋信號端為高電平，此時可 以使第二薄膜晶體管M2和第三薄膜晶體管M3導(dǎo)通。第三薄膜晶體管M3導(dǎo)通可以使本級 輸出端output變?yōu)榈碗娖?，即OUTN = 0，此時本級移位寄存器處于關(guān)閉狀態(tài)。第二薄膜晶 體管M2導(dǎo)通可以使第一節(jié)點變?yōu)榈碗娖?，即Qa = 0，這樣可以使第一薄膜晶體管Ml保持截 至，從而保證本級輸出端output為低電平。不僅如此，由于CLKB = 1，還使第七薄膜晶體管 M7導(dǎo)通，從而使第十二薄膜晶體管M12和第十四薄膜晶體管M14導(dǎo)通。由于此時Qb (n-1) =0，因此第十二薄膜晶體管導(dǎo)通后也能夠使第一節(jié)點Qa變?yōu)榈碗娖?。而且由于第十四?膜晶體管M14與低電平信號端VGL連接，所以第十四薄膜晶體管M14導(dǎo)通后，能夠使第三節(jié)點Qb變?yōu)榈碗娖?。這樣節(jié)點Qa和Qb就不能夠觸發(fā)下級移位寄存器打開和上級移位寄存 器關(guān)閉。
在T4 階段，Qa(n-l) =0、Qb(n_l) = 0、CLK = 1、CLKB = 0、Qb (n+1) =0。
由圖10中加粗的部分顯示，由于CLK = 1，因此使第九薄膜晶體管M9導(dǎo)通，從而使 第十一薄膜晶體管Mil、第十三薄膜晶體管M13和第十五薄膜晶體管M15導(dǎo)通。其中第十一 薄膜晶體管Mll與低電平信號端VGL連接，因此能夠使本級輸出端output保持為低電平， 即0UTN = 0，此時本級移位寄存器處于關(guān)閉狀態(tài)。而第十三薄膜晶體管M13導(dǎo)通后能夠使 第一節(jié)點Qa保持為低電平，第十五薄膜晶體管M15導(dǎo)通后能夠使第三節(jié)點Qb保持為低電 平，從而進一步保持本級輸出端output穩(wěn)定輸出低電平。
綜上所述可知，本實施例中的移位寄存器能夠更好地減少柵線打開錯誤，以改善 畫面品質(zhì)。
除此之外，本發(fā)明還提供了一種柵線驅(qū)動裝置，如圖11所示，該柵線驅(qū)動裝置包 括串聯(lián)連接的多個移位寄存器，結(jié)合圖4所示，其中的移位寄存器包括三個氫化非晶硅薄 膜晶體管，一個存儲電容、一個反饋模塊、一個開關(guān)模塊和相應(yīng)的輸入輸出端。其中，第一 薄膜晶體管M1，其柵極與作為上拉節(jié)點的第一節(jié)點Qa連接，其源極與時鐘信號端連接，其 漏極與本級輸出端連接，其作用是當(dāng)接收到一個高電平信號時控制移位寄存器開始工作； 第二薄膜晶體管M2，其柵極與下級反饋信號端連接，其源極與所述第一節(jié)點連接，其漏極與 低電平信號端連接，其作用是在下級反饋信號為高電平時使第一節(jié)點Qa保持低電平，從而 維持第一薄膜晶體管Ml的柵極為低電平；第三薄膜晶體管M3，其柵極與下級反饋信號端連 接，其源極與作為下拉節(jié)點的第二節(jié)點連接，其漏極與低電平信號端連接，其作用是在下級 反饋信號為高電平時使第二節(jié)點Q保持低電平，從而維持本級輸出端為低電平；電容Cl，連 接在第一節(jié)點Qa與本級輸出端之間；反饋模塊1，連接在上級觸發(fā)信號端、時鐘信號端與第 一節(jié)點Qa之間，且與本級反饋信號端和本級觸發(fā)信號端連接；開關(guān)模塊2，連接在時鐘信號 端與反饋模塊1和本級輸出端之間，且與低電平信號端連接；其中反饋模塊1用于接收上級 反饋模塊的觸發(fā)信號和時鐘信號以將第一節(jié)點Qa的電平拉高，并用于向上級移位寄存器 輸出反饋信號和向下級反饋模塊輸出觸發(fā)信號，開關(guān)模塊2用于在本級移位寄存器不工作 時，保持本級移位寄存器的輸出端為低電平。
本發(fā)明提供的柵線驅(qū)動裝置，對于其中的移位寄存器而言，能夠通過反饋模塊1， 將所述移位寄存器的中間信號向上級移位寄存器輸出以作為反饋信號、并向下級移位寄存 器輸出以作為觸發(fā)信號，這樣一方面該中間信號不需要驅(qū)動負載，因而延遲較小，而且該中 間信號不受像素陣列的干擾，穩(wěn)定性較強，另一方面由于沒有采用所述移位寄存器的輸出 信號作為上述反饋信號和觸發(fā)信號，因此不需要使輸出信號和時鐘信號保持同步，從而可 以減小時鐘信號的占空比，并為兩行柵線驅(qū)動之間預(yù)留空余時間，上述兩方面都可以更好 地避免出現(xiàn)連續(xù)兩行柵線同時打開的現(xiàn)象，因而能夠減少柵線打開錯誤，改善畫面品質(zhì)。
需要說明的是，本實施例中所述移位寄存器的結(jié)構(gòu)和功能與上述實施例中移位寄 存器的結(jié)構(gòu)和功能相同，在此不再贅述。
以上所述，僅為本發(fā)明的具體實施方式
，但本發(fā)明的保護范圍并不局限于此，任何 熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵 蓋在本發(fā)明的保護范圍之內(nèi)。因此，本發(fā)明的保護范圍應(yīng)以權(quán)利要求所述的保護范圍為準(zhǔn)。1權(quán)利要求
1.一種移位寄存器，其特征在于，包括第一薄膜晶體管，其柵極與作為上拉節(jié)點的第一節(jié)點連接，其源極與時鐘信號端連接， 其漏極與本級輸出端連接；第二薄膜晶體管，其柵極與下級反饋信號端連接，其源極與所述第一節(jié)點連接，其漏極 與低電平信號端連接；第三薄膜晶體管，其柵極與下級反饋信號端連接，其源極與作為下拉節(jié)點的第二節(jié)點 連接，其漏極與低電平信號端連接；電容，連接在所述第一節(jié)點與本級輸出端之間；反饋模塊，連接在上級觸發(fā)信號端、時鐘信號端與所述第一節(jié)點之間，且與本級反饋信 號端和本級觸發(fā)信號端連接；開關(guān)模塊，連接在時鐘信號端與所述反饋模塊和本級輸出端之間，且與低電平信號端 連接；其中所述反饋模塊用于接收上級反饋模塊的觸發(fā)信號和時鐘信號以將所述第一節(jié)點 的電平拉高，并用于向上級移位寄存器輸出反饋信號和向下級反饋模塊輸出觸發(fā)信號，所 述開關(guān)模塊用于在本級移位寄存器不工作時，保持本級移位寄存器的輸出端為低電平。
2.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，所述反饋模塊包括第四薄膜晶體管，其柵極與上級反饋模塊的第一觸發(fā)信號端連接，其源極與第五薄膜 晶體管的柵極連接，其漏極與時鐘信號端連接；第五薄膜晶體管，其柵極與第四薄膜晶體管的源極連接，其源極與所述第一節(jié)點連接， 其漏極與上級反饋模塊的第二觸發(fā)信號端連接；第六薄膜晶體管，其柵極與所述第一節(jié)點連接，其源極與時鐘信號端連接，其漏極與作 為本級反饋節(jié)點的第三節(jié)點連接。
3.根據(jù)權(quán)利要求2所述的移位寄存器，其特征在于，所述開關(guān)模塊包括一級開關(guān)模塊，用于控制后續(xù)第一開關(guān)模塊、第二開關(guān)模塊和第三開關(guān)模塊，所述一級 開關(guān)模塊包括第七薄膜晶體管，其柵極和漏極連接在一起與時鐘信號端連接，其源極與第 二級開關(guān)模塊和第三級開關(guān)模塊連接、第八薄膜晶體管，其柵極與時鐘信號端連接，其源極 與作為互鎖節(jié)點的第四節(jié)點連接，其漏極與低電平信號端連接、第九薄膜晶體管，其柵極與 和源極連接在一起與時鐘信號端連接，其漏極與所述第四節(jié)點連接；第一開關(guān)模塊，用于在本級移位寄存器不工作時，保持本級輸出端為低電平，所述第一 開關(guān)模塊包括第十薄膜晶體管，其柵極與時鐘信號端連接，其源極與所述第二節(jié)點連接， 其漏極與低電平信號端連接、第十一薄膜晶體管，其柵極與所述第四節(jié)點連接，其源極與所 述第二節(jié)點連接，其漏極與低電平信號端連接；第二開關(guān)模塊，用于在本級移位寄存器不工作時，保持所述第一節(jié)點為低電平，所述第 二開關(guān)模塊包括第十二薄膜晶體管，其柵極與第七薄膜晶體管的源極連接，其源極與所述 第一節(jié)點連接，其漏極與上級反饋模塊連接、第十三薄膜晶體管，其柵極與所述第四節(jié)點連 接，其源極與所述第二節(jié)點連接，其漏極與所述第一節(jié)點連接；第三開關(guān)模塊，用于在本級移位寄存器不工作時，保持所述第三節(jié)點為低電平，所述第 三開關(guān)模塊包括第十四薄膜晶體管，其柵極與第七薄膜晶體管的源極連接，其源極與所述 第三節(jié)點連接，其漏極與低電平信號端連接、第十五薄膜晶體管，其柵極與所述第四節(jié)點連接，其源極與所述第三節(jié)點連接，其漏極與低電平信號端連接。
4.根據(jù)權(quán)利要求1至3任一項所述的移位寄存器，其特征在于，所述移位寄存器還包 括第十六薄膜晶體管，其柵極與開關(guān)信號端連接，其源極與所述第一節(jié)點連接，其漏極與 低電平信號端連接。
5.根據(jù)權(quán)利要求1至3任一項所述的移位寄存器，其特征在于，所述移位寄存器還包 括第十七薄膜晶體管，其柵極與開關(guān)信號端連接，其源極與復(fù)位信號端連接，其漏極與所 述第二節(jié)點連接。
6.一種柵線驅(qū)動裝置，包括串聯(lián)連接的多個移位寄存器，其特征在于，所述移位寄存器 包括第一薄膜晶體管，其柵極與作為上拉節(jié)點的第一節(jié)點連接，其源極與時鐘信號端連接， 其漏極與本級輸出端連接；第二薄膜晶體管，其柵極與下級反饋信號端連接，其源極與所述第一節(jié)點連接，其漏極 與低電平信號端連接；第三薄膜晶體管，其柵極與下級反饋信號端連接，其源極與作為下拉節(jié)點的第二節(jié)點 連接，其漏極與低電平信號端連接；電容，連接在所述第一節(jié)點與本級輸出端之間；反饋模塊，連接在上級觸發(fā)信號端、時鐘信號端與所述第一節(jié)點之間，且與本級反饋信 號端和本級觸發(fā)信號端連接；開關(guān)模塊，連接在時鐘信號端與所述反饋模塊和本級輸出端之間，且與低電平信號端 連接；其中所述反饋模塊用于接收上級反饋模塊的觸發(fā)信號和時鐘信號以將所述第一節(jié)點 的電平拉高，并用于向上級移位寄存器輸出反饋信號和向下級反饋模塊輸出觸發(fā)信號，所 述開關(guān)模塊用于在本級移位寄存器不工作時，保持本級移位寄存器的輸出端為低電平。
7.根據(jù)權(quán)利要求6所述的柵線驅(qū)動裝置，其特征在于，所述反饋模塊包括第四薄膜晶體管，其柵極與上級反饋模塊的第一觸發(fā)信號端連接，其源極與第五薄膜 晶體管的柵極連接，其漏極與時鐘信號端連接；第五薄膜晶體管，其柵極與第四薄膜晶體管的源極連接，其源極與所述第一節(jié)點連接， 其漏極與上級反饋模塊的第二觸發(fā)信號端連接；第六薄膜晶體管，其柵極與所述第一節(jié)點連接，其源極與時鐘信號端連接，其漏極與作 為本級反饋節(jié)點的第三節(jié)點連接。
8.根據(jù)權(quán)利要求7所述的柵線驅(qū)動裝置，其特征在于，所述開關(guān)模塊包括一級開關(guān)模塊，用于控制后續(xù)第一開關(guān)模塊、第二開關(guān)模塊和第三開關(guān)模塊，所述一級 開關(guān)模塊包括第七薄膜晶體管，其柵極和漏極連接在一起與時鐘信號端連接，其源極與第 二級開關(guān)模塊和第三級開關(guān)模塊連接、第八薄膜晶體管，其柵極與時鐘信號端連接，其源極 與作為互鎖節(jié)點的第四節(jié)點連接，其漏極與低電平信號端連接、第九薄膜晶體管，其柵極與 和源極連接在一起與時鐘信號端連接，其漏極與所述第四節(jié)點連接；第一開關(guān)模塊，用于在本級移位寄存器不工作時，保持本級輸出端為低電平，所述第一 開關(guān)模塊包括第十薄膜晶體管，其柵極與時鐘信號端連接，其源極與所述第二節(jié)點連接， 其漏極與低電平信號端連接、第十一薄膜晶體管，其柵極與所述第四節(jié)點連接，其源極與所述第二節(jié)點連接，其漏極與低電平信號端連接；第二開關(guān)模塊，用于在本級移位寄存器不工作時，保持所述第一節(jié)點為低電平，所述第 二開關(guān)模塊包括第十二薄膜晶體管，其柵極與第七薄膜晶體管的源極連接，其源極與所述 第一節(jié)點連接，其漏極與上級反饋模塊連接、第十三薄膜晶體管，其柵極與所述第四節(jié)點連 接，其源極與所述第二節(jié)點連接，其漏極與所述第一節(jié)點連接；第三開關(guān)模塊，用于在本級移位寄存器不工作時，保持所述第三節(jié)點為低電平，所述第 三開關(guān)模塊包括第十四薄膜晶體管，其柵極與第七薄膜晶體管的源極連接，其源極與所述 第三節(jié)點連接，其漏極與低電平信號端連接、第十五薄膜晶體管，其柵極與所述第四節(jié)點連 接，其源極與所述第三節(jié)點連接，其漏極與低電平信號端連接。
9.根據(jù)權(quán)利要求6至8任一項所述的柵線驅(qū)動裝置，其特征在于，所述移位寄存器還包 括第十六薄膜晶體管，其柵極與開關(guān)信號端連接，其源極與所述第一節(jié)點連接，其漏極與 低電平信號端連接。
10.根據(jù)權(quán)利要求6至8任一項所述的柵線驅(qū)動裝置，其特征在于，所述移位寄存器還 包括第十七薄膜晶體管，其柵極與開關(guān)信號端連接，其源極與復(fù)位信號端連接，其漏極與 所述第二節(jié)點連接。
全文摘要
本發(fā)明公開了一種移位寄存器及其柵線驅(qū)動裝置，涉及液晶顯示技術(shù)領(lǐng)域，為減少柵線打開錯誤以改善畫面品質(zhì)而發(fā)明。所述移位寄存器包括第一薄膜晶體管；第二薄膜晶體管；第三薄膜晶體管；電容；反饋模塊；開關(guān)模塊；其中所述反饋模塊用于接收上級反饋模塊的觸發(fā)信號和時鐘信號以將作為上拉節(jié)點的第一節(jié)點的電平拉高，并用于向上級移位寄存器輸出反饋信號和向下級反饋模塊輸出觸發(fā)信號，所述開關(guān)模塊用于在本級移位寄存器不工作時，保持本級移位寄存器的輸出端為低電平。本發(fā)明可用于液晶面板中。
文檔編號H03K17/687GK102034553SQ20091009318
公開日2011年4月27日 申請日期2009年9月25日 優(yōu)先權(quán)日2009年9月25日
發(fā)明者胡明 申請人:北京京東方光電科技有限公司