專利名稱：一種GaAs HBT超高速時鐘分配電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路設(shè)計技術(shù)領(lǐng)域，尤其涉及一種GaAs HBT超高速時鐘分 配電路。
背景技術(shù)：
砷化鎵異質(zhì)結(jié)雙極型晶體管(GaAs HBT)因其優(yōu)秀的高頻及擊穿性能，成為設(shè)計制 造射頻電路及超高速數(shù)?；旌想娐返淖罴堰x擇之一。采用GaAs HBT工藝設(shè)計制造的集成 電路，具有更高的工作頻率和更寬的帶寬，并且具有良好的器件匹配性能，適合用于超高速 大規(guī)模數(shù)?；旌霞呻娐?。在這些基于GaAs HBT工藝的超高速電路中，通常時鐘信號達(dá)到了 GHz以上，所以 通常不能以方波的形式提供，而只能以較為方便獲得的正弦形式提供。這就需要在電路中 通過時鐘預(yù)驅(qū)動器將低擺率的正弦時鐘信號轉(zhuǎn)換為具有陡峭上升沿和下降沿的方波形式， 以供其所驅(qū)動的數(shù)字電路使用。為了盡可能多地挖掘GaAs HBT的高速性能，通常采用具有高速性能的ECL邏輯。 ECL電路為對稱全差分電路結(jié)構(gòu)，要求提供較強的驅(qū)動。在電路復(fù)雜度較高的超高速電路 中，僅僅依靠時鐘預(yù)驅(qū)動器來驅(qū)動所有負(fù)載不能達(dá)到充分驅(qū)動的要求，也就不能獲得超高 速運作。由于超高速電路中時鐘頻率達(dá)到了微波頻段，所以電路中的互聯(lián)線不能再按照集 總參數(shù)原件來處理，而必須考慮其分布效應(yīng)。與此同時，超高速電路中的信號完整性也對電 路設(shè)計，尤其是時鐘路徑傳輸線提出了嚴(yán)格要求。設(shè)計不恰當(dāng)?shù)臅r鐘路徑傳輸線，將導(dǎo)致信 號發(fā)生不匹配和反射、出現(xiàn)振鈴及過沖等現(xiàn)象，使電路發(fā)生紊亂，不能在超高速時鐘頻率下 正常工作。

發(fā)明內(nèi)容
(一)要解決的技術(shù)問題有鑒于此，本發(fā)明的主要目的在于提供一種GaAs HBT超高速時鐘分配電路，以提 供充分的驅(qū)動能力及信號完整性。( 二 )技術(shù)方案為達(dá)到上述目的，本發(fā)明提供了一種GaAs HBT超高速時鐘分配電路，該電路包括 時鐘預(yù)驅(qū)動器、第二級時鐘驅(qū)動器、時鐘路徑傳輸線，和時鐘路徑傳輸線上的串聯(lián)電阻及端 接阻容網(wǎng)絡(luò)，其中時鐘預(yù)驅(qū)動器，用于對輸入的正弦差分時鐘信號CLK_P和CLK_N進行緩沖放大，并 輸出給第二級時鐘驅(qū)動器；第二級時鐘驅(qū)動器，在電路中的具體數(shù)目與其所要驅(qū)動的負(fù)載數(shù)目有關(guān)，用于將 時鐘預(yù)驅(qū)動器的輸出信號Cl_p和C1_N進行再次緩沖放大，并輸出給時鐘路徑傳輸線；時鐘路徑傳輸線，作為時鐘信號傳播路徑，用于將第二級時鐘驅(qū)動器輸出的時鐘信號C2_P、C2_N和C3_P、C3_N傳輸?shù)截?fù)載；時鐘路徑傳輸線上的串聯(lián)電阻及端接阻容網(wǎng)絡(luò)，用于提高整個超高電路中時鐘信 號的完整性。上述方案中，所述時鐘預(yù)驅(qū)動器是一個對稱的全差分結(jié)構(gòu)，采用具有高速性能的 發(fā)射極耦合邏輯ECL，將作為整個超高速電路的時鐘的正弦差分信號CLK_P、CLK_N作為其 輸入，通過該時鐘預(yù)驅(qū)動器的處理，將正弦波形修正為擺率比正常情況較高的陡峭方波信號。上述方案中，所述時鐘預(yù)驅(qū)動器采用差分發(fā)射極跟隨器作為輸出級。上述方案中，所述第二級時鐘驅(qū)動器采用ECL對稱全差分結(jié)構(gòu)，對時鐘預(yù)驅(qū)動器 的輸出信號Cl_p和C1_N進行再次緩沖放大，使時鐘信號的擺率比正常情況更大，提供比正 常情況更短的上升沿和下降沿。上述方案中，在該時鐘分配電路中，有多個時鐘驅(qū)動器，并且根據(jù)負(fù)載數(shù)目不同而 并聯(lián)相應(yīng)數(shù)目的第二級時鐘驅(qū)動器輸出來增強驅(qū)動能力，使所有負(fù)載都得到充分驅(qū)動。上述方案中，所述時鐘路徑傳輸線為芯片中的金屬走線，用于將第二級時鐘驅(qū)動 器輸出的高速時鐘信號傳輸?shù)剿?qū)動的負(fù)載端。上述方案中，在所述時鐘路徑傳輸線上的串聯(lián)電阻及端接阻容網(wǎng)絡(luò)中，串聯(lián)電阻 位于時鐘路徑傳輸線分叉點的兩側(cè)，用于吸收由于時鐘路徑傳輸線不連續(xù)性所造成的信號 反射，使時鐘信號不發(fā)生嚴(yán)重失真；在負(fù)載鏈的末端，時鐘路徑傳輸線到達(dá)其所要驅(qū)動的最 后一個負(fù)載，也出現(xiàn)了傳輸線的不連續(xù)，同樣會產(chǎn)生信號反射；端接阻容網(wǎng)絡(luò)采用電阻-電 容串聯(lián)網(wǎng)絡(luò)對時鐘路徑傳輸線的末端進行端接，彌補其不連續(xù)性，進而提高信號完整性。上述方案中，該時鐘分配電路在設(shè)計過程中，除了時鐘預(yù)驅(qū)動器及第二級時鐘驅(qū) 動器需要經(jīng)過原理圖仿真驗證之外，所有的無源網(wǎng)絡(luò)，包括時鐘路徑傳輸線、時鐘路徑傳輸 線上的串聯(lián)電阻及端接阻容網(wǎng)絡(luò)都需要經(jīng)過電磁仿真驗證，然后整體電路需要進行原理圖 +電磁聯(lián)合仿真驗證。(三)有益效果從上述技術(shù)方案可以看出，本發(fā)明具有以下有益效果本發(fā)明提供的GaAs HBT超高速時鐘分配電路，可以應(yīng)用于采用GaAsHBT工藝設(shè)計 的超高速數(shù)?；旌霞呻娐罚浑娐分械臅r鐘預(yù)驅(qū)動器子電路可以將輸入的正弦形式時鐘信 號轉(zhuǎn)換為具有高擺率的方波形式時鐘信號；時鐘驅(qū)動器提供了充分的驅(qū)動能力；時鐘路徑 傳輸線及其上的串聯(lián)電阻和阻容端接網(wǎng)絡(luò)，提供完好的時鐘信號完整性。


圖1為GaAs HBT超高速時鐘分配電路的整體框圖；圖2為時鐘預(yù)驅(qū)動器的電路圖；圖3為第二級時鐘驅(qū)動器的電路圖；圖4為時鐘路徑傳輸線及其上的串聯(lián)電阻和阻容端接網(wǎng)絡(luò)的示意圖；圖5為時鐘路徑傳輸線無串聯(lián)電阻和阻容端接網(wǎng)絡(luò)時電路中的時鐘信號波形；圖6為時鐘路徑傳輸線有串聯(lián)電阻和阻容端接網(wǎng)絡(luò)時電路中的時鐘信號波形。
具體實施例方式為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚明白，以下結(jié)合具體實施例，并參照 附圖，對本發(fā)明進一步詳細(xì)說明。需要說明的是，本發(fā)明所提供的電路是對稱全差分結(jié)構(gòu)，所有對稱的HBT晶體管 及無源器件都是完全匹配的；電路的供電電源上軌為= ov，下軌為Vee = -5. IV，以使該 電路與ECL數(shù)字電路兼容。如圖1所示，圖1為GaAs HBT超高速時鐘分配電路的整體框圖。該時鐘分配電 路，包擴時鐘預(yù)驅(qū)動器11、第二級時鐘驅(qū)動器12、時鐘路徑傳輸線13，和時鐘路徑傳輸線上 的串聯(lián)電阻14及端接阻容網(wǎng)絡(luò)15、16。時鐘預(yù)驅(qū)動器11是一個對稱的全差分結(jié)構(gòu)，采用具有高速性能的發(fā)射極耦合邏 輯(ECL)，將作為整個超高速電路的時鐘的正弦差分信號CLK_P、CLK_N作為其輸入，通過該 時鐘預(yù)驅(qū)動器的處理，將正弦波形修正為擺率較高的陡峭方波信號。時鐘預(yù)驅(qū)動器中的輸 出級為差分發(fā)射極跟隨器，可以提供較強的驅(qū)動能力。如圖2所示，圖2為時鐘預(yù)驅(qū)動器的電路圖?？梢钥吹?，整個電路為對稱全差分結(jié) 構(gòu)，正弦差分時鐘信號CLK_P、CLK_N輸入到由HBT晶體管QpQ2及電阻R1-R4構(gòu)成的第一級 差分放大器中，其中R1-R2為發(fā)射極串聯(lián)負(fù)反饋電阻，用于提高輸入級的線性度；R17和R18為 50歐姆電阻，完成輸入端口的阻抗匹配。第一級差分放大器之后有兩級相同結(jié)構(gòu)的差分放 大器，分別由HBT晶體管Q3-Q4、電阻R5-R6和HBT晶體管Q5-Q6、電阻R7-R8構(gòu)成，提供較大的 緩沖增益。輸出級為差分射極跟隨器，由HBT晶體管Q7-Q8構(gòu)成，提供良好的驅(qū)動能力。ECL 邏輯電路采用尾電流源提供偏置電流，如圖2中所示的HBT晶體管Q9-Q13和電阻R9-R13組成 各級的偏置微電流源。鏡像電流源由HBT晶體管Q14-Q15、電阻R14-R16及電容C1-C2構(gòu)成，為 所有尾電流源提供參考電壓。通過控制鏡像電流源中電壓控制端V_Ctrl的電壓，即可控制 所有微電流源所提供的電流大小。第二級時鐘驅(qū)動器12采用ECL對稱全差分結(jié)構(gòu)，對時鐘預(yù)驅(qū)動器的輸出信號Cl_ P和C1_N進行再次緩沖放大，使時鐘信號的擺率更大，提供更短的上升沿和下降沿。在整個 時鐘分配電路中，有多個時鐘驅(qū)動器，并且根據(jù)負(fù)載數(shù)目不同而并聯(lián)相應(yīng)數(shù)目的第二級時 鐘驅(qū)動器輸出來增強驅(qū)動能力，使所有負(fù)載都得到充分驅(qū)動。如圖3所示，圖3為第二級時鐘驅(qū)動器的電路圖?？梢钥吹?，電路為對稱全差分結(jié) 構(gòu)，時鐘預(yù)驅(qū)動器的差分輸出信號C1_P、C1_N輸入到和電阻R19-R2tl —起構(gòu)成差分放大器的 HBT晶體管Q16-Q17的基極，然后被放大的信號通過由HBT晶體管Q18-Q19構(gòu)成的輸出級射極 跟隨器緩沖輸出C2_P、C2_N。由HBT晶體管Q2tl-Q22和電阻R21-R23構(gòu)成的尾電流源提供電路 的偏置電流，可以看到，尾電流源基極統(tǒng)一連接到時鐘預(yù)驅(qū)動器中鏡像電流源的參考電壓 V_Ref，從而，時鐘預(yù)驅(qū)動器和第二級時鐘驅(qū)動器可以共用同一個鏡像電流源。需要說明的 是，在整個時鐘分配電路中，存在有多個時鐘驅(qū)動器，并且根據(jù)負(fù)載數(shù)目不同而并聯(lián)相應(yīng)數(shù) 目的第二級時鐘驅(qū)動器輸出來增強驅(qū)動能力，使所有負(fù)載都得到充分驅(qū)動。時鐘路徑傳輸線13為芯片中的金屬走線，其作用是將第二級時鐘驅(qū)動器12輸出 的高速時鐘信號傳輸?shù)剿?qū)動的負(fù)載端。因為時鐘速度極高，通常達(dá)到幾GHz以上，所以 時鐘路徑傳輸線不是簡單的金屬互聯(lián)線，表現(xiàn)出明顯的傳輸線效應(yīng)。因此，時鐘路徑傳輸線 的寬度、版圖形狀都需要根據(jù)傳輸線理論來計算。時鐘路徑傳輸線的設(shè)計，需要考慮到芯片所用GaAs襯底的厚度及介電常數(shù)、金屬層的厚度、負(fù)載端口輸入阻抗等。時鐘路徑傳輸線 的特征阻抗要與所驅(qū)動的負(fù)載的端口輸入阻抗相匹配，才能盡可能減小信號的反射，提供 高質(zhì)量的時鐘信號。時鐘路徑傳輸線的設(shè)計，還要使得所有同級的負(fù)載都得到同步驅(qū)動，即 要考慮時鐘路徑傳輸線上信號的延遲，盡量使同級負(fù)載的時鐘路徑傳輸線長度相同。另外， 所有成對的差分時鐘路徑傳輸線，也要盡量保證相同走線長度。時鐘路徑傳輸線上的串聯(lián)電阻14及端接阻容網(wǎng)絡(luò)15、16用于提高整個超高電路 中時鐘信號的完整性。為了提供給同級負(fù)載相同長度的時鐘路徑傳輸線長度，時鐘信號需 要從負(fù)載鏈的中間位置加入，同時向左右兩邊傳輸信號，這就出現(xiàn)了時鐘路徑傳輸線的分 叉，也就是不連續(xù)性。時鐘路徑傳輸線上的串聯(lián)電阻位于時鐘路徑傳輸線分叉點的兩側(cè)，可 以吸收由于時鐘路徑傳輸線不連續(xù)性所造成的信號反射，使時鐘信號不發(fā)生嚴(yán)重失真。在 負(fù)載鏈的末端，時鐘路徑傳輸線到達(dá)其所要驅(qū)動的最后一個負(fù)載，也出現(xiàn)了傳輸線的不連 續(xù)，同樣會產(chǎn)生信號反射。端接阻容網(wǎng)絡(luò)采用電阻-電容串聯(lián)網(wǎng)絡(luò)對時鐘路徑傳輸線的末 端進行端接，彌補其不連續(xù)性，從而提高信號完整性。串聯(lián)電阻及端接阻容網(wǎng)絡(luò)有效消除超 高速時鐘信號傳輸路徑上由于阻抗不匹配而引起的各種信號完整性問題，如時鐘信號發(fā)生 嚴(yán)重反射、出現(xiàn)振鈴及過沖等，使超高速電路中的時鐘信號完整、純凈。如圖4所示，圖4為本發(fā)明實施例中時鐘路徑傳輸線及其上的串聯(lián)電阻和阻容端 接網(wǎng)絡(luò)的示意圖。圖中所示41為電路版圖中抽取出來的時鐘路徑傳輸線，42為傳輸線分 叉處的串聯(lián)電阻，43為時鐘的驅(qū)動負(fù)載鎖存器，44、45分別為時鐘路徑傳輸線阻容端接網(wǎng) 絡(luò)中的電阻和電容。電路設(shè)計過程中，通過GaAs襯底的厚度及介電常數(shù)，以及負(fù)載鎖存器 的輸入阻抗，計算出阻抗匹配的傳輸線的寬度，并在版圖設(shè)計中盡量使同級負(fù)載的時鐘路 徑傳輸線長度保持相同，同時也保證所有成對的差分時鐘路徑傳輸線長度相同。版圖設(shè)計 完成之后，將時鐘路徑傳輸線從版圖中抽取出來帶入電磁仿真軟件(如本實施例中所采用 的Agilent公司的ADS仿真器)中得到其電磁仿真模型，然后將該電磁仿真模型帶入到原 理圖仿真器中(ADS仿真器)，與所有有源器件及電阻、電容一起進行原理圖+EM聯(lián)合仿真。 通過在聯(lián)合仿真中調(diào)整和優(yōu)化電路參數(shù)，尤其是調(diào)整和優(yōu)化時鐘路徑傳輸線上串聯(lián)電阻及 阻容端接網(wǎng)絡(luò)中的電阻和電容的值，使時鐘分配電路中的時鐘信號完整，所有負(fù)載都得到 完好的充分驅(qū)動。在本實施例中，時鐘路徑傳輸線的寬度為12 μ m，時鐘路徑傳輸線上串聯(lián) 電阻為9 Ω，阻容端接網(wǎng)絡(luò)中電阻值為110 Ω，電容值為0. 2pF。如圖5和圖6所示分別為時鐘路徑傳輸線上沒有和有串聯(lián)電阻和阻容端接網(wǎng)絡(luò) 時，電路中的時鐘信號波形。可以看到，圖5中時鐘路徑傳輸線上存在嚴(yán)重的反射，與原始 波形疊加在一起，已經(jīng)完全不能分辨5GHz時鐘信號的高電平和低電平，負(fù)載電路在這樣質(zhì) 量的時鐘信號驅(qū)動下無法正常工作。圖6所示為加入串聯(lián)電阻和阻容端接網(wǎng)絡(luò)之后，電 路在5GHz時鐘頻率下時鐘信號質(zhì)量完好，沒有明顯過沖及振鈴；并且時鐘差分幅度達(dá)到 0. 4pF，完全滿足充分驅(qū)動負(fù)載的要求。在時鐘路徑傳輸線上加入串聯(lián)電阻和阻容端接網(wǎng) 絡(luò)，對于提高時鐘信號的完整性效果非常明顯。整個時鐘分配電路的設(shè)計過程，除了時鐘預(yù)驅(qū)動器及第二級時鐘驅(qū)動器需要經(jīng)過 原理圖仿真驗證之外，所有的無源網(wǎng)絡(luò)，包括時鐘路徑傳輸線、串聯(lián)電阻及端接阻容網(wǎng)絡(luò)都 需要經(jīng)過嚴(yán)格的電磁(EM)仿真驗證，然后整體電路需要進行原理圖+EM聯(lián)合仿真驗證。以上所述的具體實施例，對本發(fā)明的目的、技術(shù)方案和有益效果進行了進一步詳細(xì)說明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實施例而已，并不用于限制本發(fā)明，凡 在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明的保 護范圍之內(nèi)。
權(quán)利要求
1. 一種GaAs HBT超高速時鐘分配電路，其特征在于，該電路包括時鐘預(yù)驅(qū)動器、第二 級時鐘驅(qū)動器、時鐘路徑傳輸線，和時鐘路徑傳輸線上的串聯(lián)電阻及端接阻容網(wǎng)絡(luò)，其中時鐘預(yù)驅(qū)動器，用于對輸入的正弦差分時鐘信號CLK_P和CLK_N進行緩沖放大，并輸出 給第二級時鐘驅(qū)動器；第二級時鐘驅(qū)動器，在電路中的具體數(shù)目與其所要驅(qū)動的負(fù)載數(shù)目有關(guān)，用于將時鐘 預(yù)驅(qū)動器的輸出信號C1_P和C1_N進行再次緩沖放大，并輸出給時鐘路徑傳輸線；時鐘路徑傳輸線，作為時鐘信號傳播路徑，用于將第二級時鐘驅(qū)動器輸出的時鐘信號 C2_P、C2_N 和 C3_P、C3_N 傳輸?shù)截?fù)載；時鐘路徑傳輸線上的串聯(lián)電阻及端接阻容網(wǎng)絡(luò)，用于提高整個超高電路中時鐘信號的 完整性。
2.根據(jù)權(quán)利要求1所述的GaAsHBT超高速時鐘分配電路，其特征在于，所述時鐘預(yù)驅(qū) 動器是一個對稱的全差分結(jié)構(gòu)，采用具有高速性能的發(fā)射極耦合邏輯ECL，將作為整個超高 速電路的時鐘的正弦差分信號CLK_P、CLK_N作為其輸入，通過該時鐘預(yù)驅(qū)動器的處理，將 正弦波形修正為擺率比正常情況較高的陡峭方波信號。
3.根據(jù)權(quán)利要求2所述的GaAsHBT超高速時鐘分配電路，其特征在于，所述時鐘預(yù)驅(qū) 動器采用差分發(fā)射極跟隨器作為輸出級。
4.根據(jù)權(quán)利要求1所述的GaAsHBT超高速時鐘分配電路，其特征在于，所述第二級時 鐘驅(qū)動器采用ECL對稱全差分結(jié)構(gòu)，對時鐘預(yù)驅(qū)動器的輸出信號C1_P和C1_N進行再次緩 沖放大，使時鐘信號的擺率比正常情況更大，提供比正常情況更短的上升沿和下降沿。
5.根據(jù)權(quán)利要求1所述的GaAsHBT超高速時鐘分配電路，其特征在于，在該時鐘分配 電路中，有多個時鐘驅(qū)動器，并且根據(jù)負(fù)載數(shù)目不同而并聯(lián)相應(yīng)數(shù)目的第二級時鐘驅(qū)動器 輸出來增強驅(qū)動能力，使所有負(fù)載都得到充分驅(qū)動。
6.根據(jù)權(quán)利要求1所述的GaAsHBT超高速時鐘分配電路，其特征在于，所述時鐘路徑 傳輸線為芯片中的金屬走線，用于將第二級時鐘驅(qū)動器輸出的高速時鐘信號傳輸?shù)剿?qū) 動的負(fù)載端。
7.根據(jù)權(quán)利要求1所述的GaAsHBT超高速時鐘分配電路，其特征在于，在所述時鐘路 徑傳輸線上的串聯(lián)電阻及端接阻容網(wǎng)絡(luò)中，串聯(lián)電阻位于時鐘路徑傳輸線分叉點的兩側(cè)， 用于吸收由于時鐘路徑傳輸線不連續(xù)性所造成的信號反射，使時鐘信號不發(fā)生嚴(yán)重失真; 在負(fù)載鏈的末端，時鐘路徑傳輸線到達(dá)其所要驅(qū)動的最后一個負(fù)載，也出現(xiàn)了傳輸線的不 連續(xù)，同樣會產(chǎn)生信號反射；端接阻容網(wǎng)絡(luò)采用電阻-電容串聯(lián)網(wǎng)絡(luò)對時鐘路徑傳輸線的 末端進行端接，彌補其不連續(xù)性，進而提高信號完整性。
8.根據(jù)權(quán)利要求1所述的GaAsHBT超高速時鐘分配電路，其特征在于，該時鐘分配電 路在設(shè)計過程中，除了時鐘預(yù)驅(qū)動器及第二級時鐘驅(qū)動器需要經(jīng)過原理圖仿真驗證之外， 所有的無源網(wǎng)絡(luò)，包括時鐘路徑傳輸線、時鐘路徑傳輸線上的串聯(lián)電阻及端接阻容網(wǎng)絡(luò)都 需要經(jīng)過電磁仿真驗證，然后整體電路需要進行原理圖+電磁聯(lián)合仿真驗證。
全文摘要
本發(fā)明公開了一種GaAs HBT超高速時鐘分配電路，包括時鐘預(yù)驅(qū)動器，用于對輸入的正弦差分時鐘信號CLK_P和CLK_N進行緩沖放大，并輸出給第二級時鐘驅(qū)動器；第二級時鐘驅(qū)動器，在電路中的具體數(shù)目與其所要驅(qū)動的負(fù)載數(shù)目有關(guān)，用于將時鐘預(yù)驅(qū)動器的輸出信號C1_P和C1_N進行再次緩沖放大，并輸出給時鐘路徑傳輸線；時鐘路徑傳輸線，作為時鐘信號傳播路徑，用于將第二級時鐘驅(qū)動器輸出的時鐘信號C2_P、C2_N和C3_P、C3_N傳輸?shù)截?fù)載；時鐘路徑傳輸線上的串聯(lián)電阻及端接阻容網(wǎng)絡(luò)，用于提高整個超高電路中時鐘信號的完整性。利用本發(fā)明，提供了完好的時鐘信號完整性。
文檔編號H03K19/003GK102006049SQ20091009196
公開日2011年4月6日 申請日期2009年9月2日 優(yōu)先權(quán)日2009年9月2日
發(fā)明者劉新宇, 吳旦昱, 武錦, 金智, 陳高鵬 申請人:中國科學(xué)院微電子研究所