專利名稱：具有鎖存電路的分頻器及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及分頻器，更具體地涉及包括鎖存電路的分頻器。
背景技術(shù)：
目前，隨著有關(guān)技術(shù)的快速發(fā)展，對高性能的電子電路的需求日益 增加。由此，分頻器(如二分頻電路)廣泛地應(yīng)用于電子電路中以滿足
不同領(lǐng)域(如全球定位系統(tǒng)(GPS)接收機，碼分多址(C匿A)收發(fā)機 等)的需求。


圖1所示為傳統(tǒng)二分頻電路100的方框圖。二分頻電路100采用兩 個相同的鎖存電路(如鎖存電路110和120)。 一個鎖存電路的輸出傳 送給另一個鎖存電路的輸入，反之亦然。每個鎖存電路均由一對互補的 時鐘信號CLKP和CL認控制，并具有一對輸入端(DP和麗)和一對輸 出端(QP和QN)。
圖2所示為傳統(tǒng)二分頻電路(如二分頻電路100中的鎖存電路110 或120)中的鎖存電路200的方框圖。鎖存電路200包括多個連續(xù)級電 路，從地依次連接到源電壓Vdd。第一級包括作為電流源的麗OS晶體管 210。麗0S晶體管210的源極與地相連，柵極接收控制電壓V肌s。在第 一級中，當(dāng)麗0S晶體管210工作在有效區(qū)時，電流Ipres (也可稱為源 電流)流經(jīng)麗0S晶體管210。第二級包括源極相連的麗0S晶體管220 和222，其源極均與麗OS晶體管210的漏極相連，其柵極分別與一對 互補時鐘信號CLKP和CL認相連。第三級包括相并聯(lián)的第一子電路和第 二子電路。第一子電路包括一對源極相連的麗0S晶體管230和232， 用于接收輸入信號DP和DN。麗OS晶體管230的漏極經(jīng)由串聯(lián)電阻240 與源電壓vdd相連，麗OS晶體管232的漏極經(jīng)由串聯(lián)電阻242與源電壓 vdd相連。第二子電路包括一對交叉相連的麗OS晶體管231和233。麗0S 晶體管230和231的漏極與麗OS晶體管233的柵極相連。麗OS晶體管232和233的漏極與麗OS晶體管231的柵極相連。
當(dāng)麗OS晶體管230導(dǎo)通、麗OS晶體管232斷開時，輸出信號QP 為邏輯高(如Vdd)，而輸入信號QN為邏輯低(如Vdd-IpreWRO。類似， 當(dāng)麗0S晶體管230斷開、麗0S晶體管232導(dǎo)通時，輸出信號QP為邏 輯低(如Vdd-Ipres*!^),而輸出信號QN為邏輯高(如Vdd)。因此，輸出 信號QN的電壓振幅為邏輯高與邏輯低的差值，如等式(1)所示。 Vswing二Vhigh-Vlow二Vdd- (Vdd-Ipres*Ri) =Ipres*Ri (1)
Vswm;表示輸出信號QN的電壓振幅。V肌h表示當(dāng)輸出信號QN為邏輯高 時的電壓值。V，表示當(dāng)輸出信號QN為邏輯低時的電壓值。Ri表示串聯(lián)電 阻240的阻值。類似，輸出信號QP的電壓振幅等于IprES*R2。 R2表示串聯(lián) 電阻242的阻值。
圖3所示為控制鎖存電路(如鎖存電路200)的傳統(tǒng)偏置電路300 的方框圖。偏置電路300向麗0S晶體管210的柵極提供電壓。偏置電 路300包括柵極相連的PMOS晶體管310和312，其源極均與源電壓Vdd 相連。PMOS晶體管310的漏極經(jīng)由串聯(lián)電阻320與地相連，PMOS晶體 管312的漏極經(jīng)由麗OS晶體管322與地相連。偏置電路300還包括運 算放大器330，其輸出端與PMOS晶體管310的柵極相連，其正輸入端 與PMOS晶體管310的漏極相連。運算放大器310接收輸入?yún)⒖茧妷海?PMOS晶體管310的漏極電壓被強置等于該輸入?yún)⒖茧妷?。由于PMOS晶 體管310和312形成電流鏡，且由于PMOS晶體管310的尺寸與PMOS 晶體管312的尺寸相同，則流經(jīng)PMOS晶體管312的電流就等于流經(jīng)串 聯(lián)電阻320的電流。當(dāng)麗OS晶體管210的尺寸與麗OS晶體管322的尺 寸相同時，流經(jīng)麗OS晶體管210的電流就等于流經(jīng)串聯(lián)電阻320的電 流，如等式(2)所示。
Ipres二Vref/Rref (2)
VREF表示運算放大器330的負端的輸入?yún)⒖茧妷?。RREF表示串聯(lián)電阻
320的阻值。
因此，圖2中輸出信號QN的電壓振幅由等式(3)得出。
Vsw賜二 Ipres*Ri= Vref* (Ri/Rref) (3) 圖4所示為鎖存電路(如鎖存電路200)中的傳統(tǒng)麗OS晶體管400的結(jié)構(gòu)圖。NMOS晶體管400可以是NMOS晶體管210， 220， 222和230-233 中的任一個晶體管。NMOS晶體管400置于與地相連的p型襯底中。襯 底(如p型襯底)與麗OS晶體管220， 222和230-233的源極之間存在 電壓差。例如，襯底與麗0S晶體管220或222的源極之間的電壓差等 于麗OS晶體管210的漏極和源極之間的電壓差，如Vds—2K)。村底與麗OS 晶體管230， 231， 232或233之間的電壓差等于麗OS晶體管210的漏極 和源極之間的電壓差與麗OS晶體管220或222的漏極和源極之間的電
壓差之禾口，如vds—210+vds—220或vds_210+vds—222。因此，襯底偏置效應(yīng)導(dǎo)致
麗OS晶體管220， 222和230-233的閾值電壓增大。由于襯底偏置效應(yīng)， 需要較大電壓振幅的時鐘信號CLKP和CL認才能完全導(dǎo)通和關(guān)閉麗OS 晶體管220和222。因此，很難降低電壓源(如Vdd)的電壓。較大的 電壓振幅還限制了與圖1中二分頻電路IOO相連的前級電路(未示出)。 例如，為了保持理想的速度性能，二分頻電路ioo需要從前級電路獲取 更大的電流。在這種情況下，為了給二分頻電路ioo提供所需的輸出電 壓振幅，則需要一個額外的緩沖器連接在前級電路與二分頻電路100之 間。
圖5所示為鎖存電路(如鎖存電路200)中的傳統(tǒng)隔離型麗OS晶 體管500的結(jié)構(gòu)圖。隔離型麗OS晶體管500可替換用于鎖存電路200 中的麗OS晶體管400，來消除NMOS晶體管400的襯底偏置效應(yīng)所帶來 的缺陷。隔離型麗OS晶體管500置于p井，而不是直接置于p型襯底 中。隔離型麗OS晶體管500經(jīng)由深n型井與p型襯底相隔離。隔離型 NMOS晶體管500的源極、柵極和漏極與襯底相隔離，因此可消除襯底 偏置效應(yīng)。
雖然采用隔離型麗OS晶體管500可消除襯底偏置效應(yīng)，但鎖存電 路200仍會引入寄生電容。隔離型麗OS晶體管500引入的寄生電容遠 大于麗OS晶體管400引入的寄生電容。由于隔離型麗OS晶體管500 引入的寄生電容，含有隔離型麗OS晶體管500的鎖存電路200的性能 將受到很大的限制
發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題在于提供一種包括鎖存電路的分頻器和 方法。
本發(fā)明提供了一種分頻器。分頻器包括第一鎖存電路和與其相連的 第二鎖存電路。每個鎖存電路包括產(chǎn)生源電流的第一級，接收一對輸入 信號并產(chǎn)生一對輸出信號的第二級和接收所述源電流的一對時鐘信號 的第三級。所述第一級包括第一晶體管，其源極和襯底與源電壓相連。 所述第三級包括由所述時鐘信號控制的多個晶體管，每個晶體管的源極 和襯底與地相連，其中第二級連接在第一級與第三級之間。
本發(fā)明還提供了一種方法。所述方法包括第一晶體管產(chǎn)生源電流、
其源極和襯底與源電壓相連；時鐘信號控制第二晶體管、其源極和襯底 與地相連；所述時鐘信號的互補信號控制第三晶體管、其源極和襯底與 地相連；以及所述第二晶體管和所述第三晶體管交替獲取所述源電流。
本發(fā)明還提供了一種鎖存電路。所述鎖存電路包括產(chǎn)生源電流的第 一級，接收輸入信號并產(chǎn)生所述鎖存電路的輸出信號的第二級和接收第 一時鐘信號的第三級。所述第一級包括第一晶體管，其源極和襯底與源 電壓相連。所述第二級根據(jù)所述源電流控制所述輸入的電壓振幅。所述 第三級包括第二晶體管，其源極和襯底與地相連。所述第二級連接在所 述第一級和第三級之間。
與現(xiàn)有技術(shù)相比，分頻器消除了晶體管襯底偏置效應(yīng)和寄生電容， 其輸入信號具有更小的值就可導(dǎo)通其輸入級，而且無需的緩沖器就可提 供較高的輸出電壓振幅，從而提高了其性能。
以下結(jié)合附圖和具體實施例對本發(fā)明的技術(shù)方案進行詳細的描述， 以使本發(fā)明的特征和優(yōu)點更為明顯。其中 圖1所示為傳統(tǒng)二分頻電路的方框圖； 圖2所示為傳統(tǒng)二分頻電路中的鎖存電路的方框圖； 圖3所示為控制鎖存電路的傳統(tǒng)偏置電路的方框圖； 圖4所示為鎖存電路中的傳統(tǒng)麗0S晶體管的結(jié)構(gòu)圖；圖5所示為鎖存電路中的傳統(tǒng)隔離型歷0S晶體管的結(jié)構(gòu)圖6所示為根據(jù)本發(fā)明的一個實施例的鎖存電路的方框圖7所示為根據(jù)本發(fā)明的一個實施例的具有偏置電路的鎖存電路
的方框圖8所示為根據(jù)本發(fā)明的一個實施例的包括分頻器的電子系統(tǒng)；以
及
圖9所述為根據(jù)本發(fā)明的一個實施例的將輸入信號分頻的方法流 程圖。
具體實施例方式
以下將對本發(fā)明的實施例給出詳細的說明。雖然本發(fā)明將結(jié)合實施 例進行闡述，但應(yīng)理解為這并非意指將本發(fā)明限定于這些實施例。相反， 本發(fā)明意在涵蓋由后附權(quán)利要求項所界定的本發(fā)明精神和范圍內(nèi)所定 義的各種可選項、可修改項和等同項。
此外，在以下對本發(fā)明的詳細描述中，為了提供針對本發(fā)明的完全 的理解，闡明了大量的具體細節(jié)。然而，本領(lǐng)域技術(shù)人員將理解，沒有 這些具體細節(jié)，本發(fā)明同樣可以實施。在另外的一些實施例中，對于大 家熟知的方案、流程、元件和電路未作詳細描述，以便于凸顯本發(fā)明之 主旨。
圖6所示為根據(jù)本發(fā)明的一個實施例的鎖存電路600的方框圖。鎖 存電路600包括多個連續(xù)級(如三個連續(xù)級)的電路從源電壓VDD依次 連接到地GND。
在一個實施例中，第一級601包括，但不限于作為電流源的晶體管 (如PMOS晶體管)610。 PMOS晶體管610的源極和襯底均于源電壓Vdd 相連，其柵極外接于引腳(pin) /線，用來接收控制電壓VBIASP。在第 一級601中，當(dāng)PM0S晶體管610工作在有效區(qū)時，產(chǎn)生電流I順s(也 可稱作源電流)且流經(jīng)PMOS晶體管610。
在一個實施例中，第二級602包括，但不限于相并聯(lián)的第一子電路 和第二子電路。第一子電路包括，但不限于一對分別接收輸入信號DP 和DN且源極相連的晶體管(如麗OS晶體管)620和622。 PMOS晶體管610的漏極經(jīng)由串聯(lián)640與麗OS晶體管620的漏極相連，且經(jīng)由串聯(lián) 電阻642與麗0S晶體管622的漏極相連。在一個實施例中，第二子電 路包括，但不限于一對分別產(chǎn)生輸出信號QP和QN且交叉相連的晶體管 (如麗OS晶體管)621禾卩623。 NMOS晶體管620和621的漏極與麗OS 晶體管623的柵極相連。麗OS晶體管622和623的漏極與麗OS晶體管 621的柵極相連。輸出信號QP和QN的電壓振幅取決于源電流Ipres。
在一個實施例中，第三級603包括，但不限于晶體管(如麗OS晶 體管)630和632。麗OS晶體管630和632的柵極分別接收一對互補的 時鐘信號CLKP和CLKN。 NMOS晶體管630和632的漏極分別與NMOS晶 體管620和621的源極相連。麗OS晶體管630和632的源極分別與地 相連。NMOS晶體管630和632的襯底也與地相連。
當(dāng)時鐘信號CLKP為邏輯高、時鐘信號CL認為邏輯低時，麗OS晶 體管630導(dǎo)通、NMOS晶體管632斷開。PMOS晶體管610和NMOS晶體管 620和622形成差分對。電流Ipres從PMOS晶體管610經(jīng)第一子電路和 麗OS晶體管630流至地。電流IpREs的路徑進一步由輸入信號DP和DN 的邏輯值決定。在一個實施例中，輸入信號DN與輸入信號DP互補。更 具體地說，當(dāng)輸入信號DP為邏輯高、輸入信號DN為邏輯低時，麗OS 晶體管620導(dǎo)通、麗OS晶體管622斷開。由此，電流IpREs流經(jīng)PMOS晶 體管610，電阻640和麗OS晶體管620。如果PMOS晶體管610的漏極 電壓為VCMP， N腦S晶體管620的漏極電壓(如輸入信號QN的電壓)由 等式(4)計算得出。
Vlow=Vcmp-Ipres*Rload—l (4) Rm乾l表示電阻640的阻值。Vlqw表示瑜出信號QN為邏輯低時QN的電 壓值。
在這種情況下，由于沒有電流流經(jīng)電阻642，所以麗OS晶體管622 的漏極電壓(如輸出信號QP的電壓)為VcMP，如等式(5)所示。
Vhigh二Vcmp (5)
V,表示當(dāng)輸出信號QP為邏輯高時QP的電壓值。
類似，當(dāng)輸入信號DP為邏輯低、輸入信號DN為邏輯高時，輸出信號 QP為邏輯低(如VCMP-IPRES*Ru)AD—r)、輸出信號QN為邏輯高(如Vcmp)。因此，輸出信號QN的最高電壓為VCMP (邏輯高)，最低電壓為VCMP-IPRES*RL。AD—L (邏
輯低)。所以輸出信號QN的電壓振幅由等式(6)計算得出。
Vswing二Vhigh— Vlow二 Vcmp— (Vcmp—Ipres*Rload—l) =Ipres*Rload—l (6) 類似，輸出信號QP的電壓振幅等于Ipres*Rl。ad—r。 Rload—r表示電阻642 的阻值。
當(dāng)時鐘信號CLKP由邏輯高變?yōu)檫壿嫷汀r鐘信號CLKN由邏輯低變 為邏輯高時，麗OS晶體管630斷開、麗OS晶體管導(dǎo)通。在這種情況下， 電流Ipres從PMOS晶體管610經(jīng)第二子電路和麗OS晶體管632流至地。 在這種情況下，麗OS晶體管621和623形成再生鎖存器，在時鐘信號 CLKP和CL認的邏輯值轉(zhuǎn)換之前保持輸出信號QP和QN的值不變。
如前所述，當(dāng)麗OS晶體管620導(dǎo)通、麗OS晶體管622斷開時，輸 出信號QP為邏輯高(如Vcmp)、瑜出信號QN為邏輯低(如Vcmp-IPRES*Ru)AD—O。 類似，當(dāng)麗OS晶體管620斷開、麗OS晶體管622導(dǎo)通時，輸出信號QP 為邏輯低(如Vcmp-Ipres*Rl。ad—r)、輸出信號QN為邏輯高(如Vcmp)。因此，
輸出信號QP或QN的電壓振幅等于IPRES氺RL。ad一l或IPres*rlqad—R。
在圖6中，麗OS晶體管630或632的源極和襯底(p型襯底)與地相 連。由于麗OS晶體管630或632的襯底與源極之間沒有電壓差，所以消 除了 NMOS晶體管630和632的襯底偏置效應(yīng)。有利的是，與傳統(tǒng)鎖存電 路200相比，鎖存電路600消除了襯底偏置效應(yīng)引起的的缺陷，這些缺陷 可限制鎖存600的性能。麗OS晶體管620或622的襯底與源極之間的電壓 差等于麗OS晶體管630的漏極與源極之間的電壓差(VDS—63。)。類似，麗OS 晶體管621或623的襯底與源極之間的電壓差等于麗OS晶體管632的漏 極與源極之間的電壓差(VDS—632)。因此，麗OS晶體管620、 621、 622或623 的襯底偏置效應(yīng)可降低。有利的是，可以使用較小值的輸入信號DP和麗 就可控制(如完全導(dǎo)通)輸入級、如麗OS晶體管620和622。換句話說， 輸入信號DP和DN、時鐘信號CLKP和CLKN僅需具有很小的電壓振幅。
而且如前所述，輸出信號QP或QN的電壓振幅等于Ipres*Rlqad—l或 IPRES*RL。AD_R。當(dāng)鎖存電路600的源電流等于鎖存電路200的源電流且電阻 640和642的阻值分別等于串聯(lián)電阻240和242時，鎖存電路600的電壓 振幅與鎖存電路200的振幅相同。有利的是，由于源電流和相關(guān)的電阻(如電阻640或642)的阻值容易調(diào)節(jié)，所以輸出電壓的振幅易于控制。換句 話說，鎖存電路600能夠保持易于控制的輸出電壓振幅。與現(xiàn)在技術(shù)相比 (如鎖存電路200)，時，鎖存電路600僅需很小的輸入信號的電壓振幅就 能達到相同的輸出信號的電壓振幅。
圖7所示為根據(jù)本發(fā)明的一個實施例的具有偏置電路的鎖存電路 700的方框圖。圖7中符號與圖6中符號相類似的表示具有類似的功能， 為了簡練起見不再詳細描述。
在一個實施例中，鎖存電路700包括由PMOS晶體管710和麗OS 晶體管720形成的偏置電路。偏置電路提供偏置電壓來控制麗OS晶體 管610。圖7中的偏置電路還為第三級603提供互補的時鐘信號CLKP 和CL認。電阻730和732分別用來阻隔從偏置電路至麗OS晶體管630 和632的交流成分。電容740和742分別用來阻隔一對互補時鐘信號 CLKP和CLKN分別傳送至NMOS晶體管630和632的直流成分。
圖8所示為根據(jù)本發(fā)明的一個實施例的包括分頻器的電子系統(tǒng) 800。電子系統(tǒng)800可以是，但不限于全球定位系統(tǒng)(GPS)接收機、碼 分多址(CDMA)收發(fā)機等。電子系統(tǒng)800包括電壓控制振蕩器810和分 頻器。為典型地描述，圖8中的分頻器可以是二分頻電路(DTC)。然而， 也可采用圖6中不同數(shù)目的鎖存電路600形成其它不同的分頻器。圖8 中的二分頻電路包括第一鎖存電路820和第二鎖存電路830。在一個實 施例中，第一鎖存電路820與第二鎖存電路830相同。第一鎖存電路 820和第二鎖存電路830可應(yīng)用圖6或圖7中的結(jié)構(gòu)，在此將不再詳述。 第一鎖存電路820的輸出信號傳送給第二鎖存電路830作為第二鎖存電 路830的輸入信號。類似，第二鎖存電路830的輸出信號傳送給第一鎖 存電路820作為第一鎖存電路820的輸入。在一個實施例中，信號DP2 和DN2的頻率是時鐘信號CLKP和CKLN的頻率的一半。
在一個實施例中，電壓控制振蕩器810包括產(chǎn)生源電流的PM0S晶 體管801。電壓控制振蕩器810的源電流流經(jīng)電感820和822，電容830 和832和一對交叉相連的麗OS晶體管840和842。為了給電壓控制振 蕩器810提供足夠的跨導(dǎo)且給輸出信號提供足夠的電壓振幅，NMOS晶 體管840和842尺寸比較大。輸出信號(如一對互補時鐘信號CKLP和CL認)可完全導(dǎo)通相應(yīng)的麗OS晶體管(如麗OS晶體管630和632)。 在一個實施例中，NMOS晶體管630和632尺寸較小便于電子系統(tǒng)800 可工作在高頻狀態(tài)。有利的是，二分頻電路無需緩沖器就可提供較高的 電壓振幅。
圖9所述為根據(jù)本發(fā)明的一個實施例的將輸入信號(如圖8中的時 鐘信號CLKP和CLKN)分頻的方法流程圖。圖9結(jié)合圖6進行描述。在 步驟902中，第一晶體管(如PMOS晶體管610)產(chǎn)生源電流Ipres，其 源極和襯底與源電壓相連。在步驟904中，時鐘信號(如時鐘信號CKLP) 控制第二晶體管(如麗OS晶體管630)，其源極和襯底與地相連。在步 驟906中，時鐘信號的互補信號(如時鐘信號CLKN)控制第三晶體管 (如麗OS晶體管632)，其源極和襯底與地相連。在步驟908中，在一 對時鐘信號CLKP和CKLN的控制下，第二晶體管和第三晶體管接收交替 接收源電流。
因此，本發(fā)明的實施例提供了一種分頻器，它包括第一鎖存電路 820和與其相連的第二鎖存電路830。第二鎖存電路830可與第一鎖存 電路820相同。第一鎖存電路820包括第一級601，第二級602和第三 級603。第一級601 (如PMOS晶體管610)產(chǎn)生源電流Ipres。 PMOS晶體 管610的源極和襯底均與源電壓Vdd相逢。
第二級602連接在第一級601和第三級之間，接收一對輸入信號 麗和DP，且產(chǎn)生一對輸出信號QN和QP。第二級602根據(jù)源電流Ipres 產(chǎn)生輸出信號QN和QP的電壓振幅。第三級603 (如麗OS晶體管630 和632)接收時鐘信號CLKP和CLKN。麗OS晶體管630經(jīng)由一對源極相 連的晶體管(如NMOS晶體管620和622)接收源電流Ipres。麗OS晶體 管632經(jīng)由交叉相連的晶體管(如麗OS晶體管621和623)接收源電 流Ipres。時鐘信號CLKN和CLKP分別控制NMOS晶體管630和632。 NMOS 晶體管630和632的源極和襯底均與地相連。
上文具體實施方式
和附圖僅為本發(fā)明之常用實施例。顯然，在不脫 離后附權(quán)利要求書所界定的本發(fā)明精神和保護范圍的前提下可以有各 種增補、修改和替換。本領(lǐng)域技術(shù)人員應(yīng)該理解，本發(fā)明在實際應(yīng)用中 可根據(jù)具體的環(huán)境和工作要求在不背離發(fā)明準則的前提下在形式、結(jié)構(gòu)、布局、比例、材料、元素、組件及其它方面有所變化。因此，在此 披露之實施例僅用于說明而非限制，本發(fā)明之范圍由后附權(quán)利要求及其 合法等同物界定，而不限于此前之描述。
權(quán)利要求
1.一種分頻器，其特征在于，所述分頻器包括第一鎖存電路；以及與第一鎖存電路相連的第二鎖存電路，每個鎖存電路包括產(chǎn)生源電流的第一級，所述第一級包括第一晶體管，其源極和襯底與源電壓相連；接收一對輸入信號并產(chǎn)生一對輸出信號的第二級；以及接收所述源電流和一對時鐘信號的第三級，所述第三級包括由所述時鐘信號控制的多個晶體管，每個晶體管的源極和襯底與地相連，其中第二級連接在第一級與第三級之間。
2. 根據(jù)權(quán)利要求1所述的分頻器，其特征在于，所述第一級中的第一 晶體管包括P溝道金屬氧化半導(dǎo)體(PM0S)晶體管。
3. 根據(jù)權(quán)利要求1所述的分頻器，其特征在于，所述第三級中的每個 晶體管包括n溝道金屬氧化半導(dǎo)體(麗0S)晶體管。
4. 根據(jù)權(quán)利要求1所述的分頻器，其特征在于，所述第二級包括相并 聯(lián)的第一子電路和第二子電路。
5. 根據(jù)權(quán)利要求4所述的分頻器，其特征在于，所述第一子電路包括 一對源極相連的晶體管用于接收所述輸入信號，所述第二子電路包括一 對交叉相連的晶體管用于產(chǎn)生所述輸出信號。
6. 根據(jù)權(quán)利要求5所述的分頻器，其特征在于，所述源極相連的晶體 管和所述交叉相連的晶體管的源極與第三級中的多個晶體管的漏極相 連。
7. 根據(jù)權(quán)利要求5所述的分頻器，其特征在于，所述源極相連的晶體 管的漏極與第一級中的第一晶體管的漏極相連。
8. 根據(jù)權(quán)利要求7所述的網(wǎng)絡(luò)接口系統(tǒng)，其特征在于，還包括與第一 鎖存電路相連且控制所述第一晶體管的偏置電路。
9. 根據(jù)權(quán)利要求1所述的分頻器，其特征在于，電壓控制振蕩器與分 頻器相連并產(chǎn)生所述的時鐘信號。
10. 根據(jù)權(quán)利要求l所述的分頻器，其特征在于，所述第三級中的晶體 管包括第二晶體管和第三晶體管，所述時鐘信號包括控制所述第二晶體 管的第一時鐘信號和控制所述第三晶體管的第二時鐘信號，所述第一時 鐘信號與所述第二時鐘信號互補，所述第二晶體管和所述第三晶體管交 替獲取所述源電流。
11. 根據(jù)權(quán)利要求l所述的分頻器，其特征在于，所述第一鎖存電路的 輸出信號作為所述第二鎖存電路的輸入信號，所述第二鎖存電路的輸出 信號作為所述第一鎖存電路的輸入信號。
12. 根據(jù)權(quán)利要求l所述的分頻器，其特征在于，所述輸出信號的電壓 振幅基于所述源電流產(chǎn)生。
13. —種方法，其特征在于，包括 第一晶體管產(chǎn)生源電流，其源極和襯底與源電壓相連； 時鐘信號控制第二晶體管，其源極和襯底與地相連； 所述時鐘信號的互補信號控制第三晶體管，其源極和襯底與地相連；以及所述第二晶體管和所述第三晶體管交替獲取所述源電流。
14. 根據(jù)權(quán)利要求13所述的方法，其特征在于，所述第一晶體管包括 P溝道金屬氧化半導(dǎo)體(PM0S)晶體管。
15. 根據(jù)權(quán)利要求13所述的方法，其特征在于，所述第二晶體管和所 述第三晶體管包括n溝道金屬氧化半導(dǎo)體(麗0S)晶體管。
16. 根據(jù)權(quán)利要求13所述的方法，其特征在于，還包括 所述第二晶體管經(jīng)由一對源極相連的晶體管接收所述源電流；以及 所述第三晶體管經(jīng)由一對交叉相連的的晶體管接收所述源電流。
17. 根據(jù)權(quán)利要求16所述的方法，其特征在于，所述源極相連的晶體 管和所述交叉相連的晶體管的源極與所述第二晶體管和所述第三晶體 管的漏極相連。
18. 根據(jù)權(quán)利要求16所述的方法，其特征在于，所述源極相連的晶體 管的漏極與所述第一晶體管的漏極相連。
19. 一種鎖存電路，其特征在于，所述鎖存電路包括 產(chǎn)生源電流的第一級，所述第一級包括第一晶體管，其源極和襯底與源電壓相連；接收輸入信號并產(chǎn)生所述鎖存電路的輸出信號的第二級，所述第二 級根據(jù)所述源電流控制所述輸入的電壓振幅；以及接收第一時鐘信號的第三級，所述第三級包括第二晶體管，其源極 和襯底與地相連，所述第二級連接在所述第一級和第三級之間。
20. 根據(jù)權(quán)利要求19所述的鎖存電路，其特征在于，所述第一級中的 第一晶體管包括p溝道金屬氧化半導(dǎo)體(PM0S)晶體管。
21. 根據(jù)權(quán)利要求19所述的鎖存電路，其特征在于，所述第三級中的第二晶體管包括n溝道金屬氧化半導(dǎo)體(麗0S)晶體管。
22. 根據(jù)權(quán)利要求19所述的鎖存電路，其特征在于，所述第二級包括 相并聯(lián)的第一子電路和第二子電路。
23. 根據(jù)權(quán)利要求22所述的鎖存電路，其特征在于，所述第一子電路 包括一對源極相連的晶體管用于接收所述輸入信號，所述第二子電路包 括一對交叉相連的晶體管用于產(chǎn)生所述輸出信號。
24. 根據(jù)權(quán)利要求23所述的鎖存電路，其特征在于，所述源極相連的 晶體管和所述交叉相連的晶體管的源極與所述第二晶體管的漏極相連。
25. 根據(jù)權(quán)利要求23所述的鎖存電路，其特征在于，所述源極相連的 晶體管的漏極與第一級中的第一晶體管的漏極相連。
26. 根據(jù)權(quán)利要求19所述的鎖存電路，其特征在于，所述第三級還包 括第三晶體管，并接收與所述第一時鐘信號互補的第二時鐘信號，所述 第一時鐘信號和所述第二時鐘信號分別控制所述第二晶體管和所述第 三晶體管，所述第二晶體管的所述第三晶體管分別獲取所述源電流。
全文摘要
本發(fā)明公開了一種分頻器。所述分頻器包括第一鎖存電路和與其相連的第二鎖存電路。每個鎖存電路包括第一級，第二級和第三級，其中第一級產(chǎn)生源電流，第二級接收一對輸入信號并產(chǎn)生一對輸出信號，第三級接收電流和一對時鐘信號。第二級連接在第一級和第三極之間。第一級包括第一晶體管，其中源極與襯底與源電壓相連。第三級包括由所述時鐘信號控制的多個晶體管，其中每個晶體管的源極與襯底均與地相連。與現(xiàn)有技術(shù)相比，本發(fā)明提供的分頻器消除了晶體管體偏置效應(yīng)和寄生電容，其輸入信號具有更小的值就可導(dǎo)通其輸入級，而且無需的緩沖器就可提供較高的輸出電壓振幅，從而提高了其性能。
文檔編號H03K23/44GK101320971SQ20081011120
公開日2008年12月10日 申請日期2008年6月5日 優(yōu)先權(quán)日2007年6月5日
發(fā)明者蒙 褚, 陳斯德 申請人:凹凸電子(武漢)有限公司