專利名稱：∑-δ小數(shù)頻率合成器中∑-δ調制器時鐘控制電路的制作方法
技術領域：
本發(fā)明涉及一種調制器時鐘控制技術。特別是涉及一種無論小數(shù)型頻率合成 器中的分頻器采用何種結構、DSM采用何種結構，都可以應用以確保分頻器讀入正確的分 頻數(shù)，并消除數(shù)字電路開關翻轉對PFD的影響，進而提高系統(tǒng)性能的2-A小數(shù)頻率合 成器中S-A調制器時鐘控制電路。
背景技術：
如圖1所示，基于鎖相環(huán)結構的頻率合成器包括鑒頻鑒相器(PFD)、電荷泵、濾波器、壓控振蕩器(VC0)和分頻器等基本單元。鑒頻鑒相器輸入一個基準參考頻率，同 時壓控振蕩器的輸出頻率通過分頻器分頻后也輸入到鑒頻鑒相器，鑒頻鑒相器通過比較 這兩個輸入頻率相位的差異，進而控制壓控振蕩器改變輸出頻率，從而使輸出頻率達到 目標頻率值——基準參考頻率乘以分頻倍數(shù)。在上述鎖相環(huán)結構的基礎上，2-A小數(shù)頻 率合成器實現(xiàn)了小數(shù)分頻，即分頻倍數(shù)可以是小數(shù)值，而不只限于整數(shù)。這種小數(shù)分頻 是通過不斷改變分頻器的整數(shù)分頻值使其平均值達到期望小數(shù)的方法實現(xiàn)的，分頻模數(shù) 的變化通過S-A調制器(DSM)控制完成。電路中，DSM需要一個時鐘信號觸發(fā)，在每 個觸發(fā)沿DSM的量化輸出改變，分頻數(shù)隨之改變。通常，DSM的時鐘信號是參考時鐘Tref 或是壓控振蕩器輸出經(jīng)分頻后的信號，也就是鑒頻鑒相器(PFD)的一路輸入比較信號 Tdiv。但上述兩種方案在實際應用中都存在一定問題，導致頻率合成器的性能變差，甚 至無法鎖定。由于小數(shù)頻率合成器的分頻數(shù)是不斷變化的，因此分頻器中的計數(shù)單元要在每一個 完整的分頻周期結束后讀入下一個分頻數(shù)，通常采用計數(shù)單元的溢出信號控制下一個分 頻數(shù)的讀入。如果DSM的時鐘信號由參考時鐘Tref提供就會產(chǎn)生如下問題若某一個分 頻后的周期信號超前于參考時鐘信號，也就是說在一個完整分頻周期后DSM還沒有輸出 新的分頻數(shù)，分頻計數(shù)器讀入的仍是上一周期的分頻數(shù)，從而導致平均小數(shù)分頻值錯誤。 通常分頻數(shù)越小，這種影響越明顯。如果分頻數(shù)很小，這種偏差將導致輸出頻率大幅擺 動，環(huán)路無法鎖定。選擇分頻后的信號Tdiv作為DSM的時鐘信號可以避免上面的問題。但DSM屬于數(shù)字 電路，時鐘沿觸發(fā)后，其內部將有大量MOS管發(fā)生開關翻轉，而此時也正是PFD進行相 位比較的時刻，在系統(tǒng)達到鎖定狀態(tài)后，PFD所比較的信號先后相差極短，如果這種數(shù)字 開關翻轉通過電源或者襯底耦合到PFD上，將使PFD比較出現(xiàn)誤差，引起額外的相位偏 差，系統(tǒng)的整體噪聲性能也將因此而降低。當然對于前一種DSM時鐘由參考頻率提供的 情況，除前述讀入分頻數(shù)錯誤的問題存在外，由于環(huán)路達到鎖定時鑒頻鑒相器兩路輸入相位差不大，也會存在DSM數(shù)字開關翻轉影響PFD相位比較的問題。發(fā)明內容本發(fā)明所要解決的技術問題是，提供一種無論小數(shù)型頻率合成器中的分頻器采用何種結構、DSM采用何種結構，都可以應用以確保分頻器讀入正確的分頻數(shù)，并消除數(shù)字電 路開關翻轉對PFD的影響，進而提高系統(tǒng)性能的2-A小數(shù)頻率合成器中A調制器 時鐘控制電路。本發(fā)明所采用的技術方案是 一種2-A小數(shù)頻率合成器中2-A調制器時鐘控制 電路，包括有2-A調制器，接收與外部連接的壓控振蕩器發(fā)過來的VCO信號以及接收 2-A調制器所發(fā)出的信號的延遲單元。所述的延遲單元包括有分頻器和延遲電路，其中，分頻器的輸入端接收外部壓控振 蕩器發(fā)過來的VCO信號，分頻器的輸入端還與2-A調制器連接收其所發(fā)出的信號；分 頻器的輸出端分別連接外部PFD以及連接延遲電路，延遲電路向S-A調制器輸出2-A 調制器時鐘信號。所述的延遲電路是由多個非門F組成的倒相器鏈構成。所述的2-A調制器為MASH 1-1-1結構的S-A調制器。所述的分頻器包括有n/n+l預分頻器和與n/n+l預分頻器相連并接收其信號的P-S 編程計數(shù)器，所述的延遲電路采用TSPC—D觸發(fā)器，其中，n/n+l預分頻器的輸入端接收 壓控振蕩器發(fā)過來的VC0信號，n/n+l預分頻器向TSPC—D觸發(fā)器發(fā)出時鐘信號，TSPC 一D觸發(fā)器向A調制器輸出2-△調制器時鐘信號，S-△調制器的輸出與P-S編程 計數(shù)器相連；所述的P-S編程計數(shù)器的輸出端分別至外部PFD以及TSPC — D觸發(fā)器。所述的2-A調制器為Single-loop四位三階調制器。本發(fā)明的2-A小數(shù)頻率合成器中2-A調制器時鐘控制電路，采用延遲技術和相 應電路結構，解決了現(xiàn)有2-A小數(shù)型頻率合成器中存在的問題，確保分頻器讀入正確 的分頻數(shù)，并可有效避免數(shù)字電路開關翻轉對PFD相位比較的影響，保證了相位比較的 準確性。本發(fā)明具有廣泛的適用性，無論小數(shù)型頻率合成器中的分頻器采用何種結構、 DSM采用何種結構，都可以應用，以確保分頻器讀入正確的分頻數(shù)，并消除數(shù)字電路開關 翻轉對PFD的影響，進而提高系統(tǒng)性能。


圖1是現(xiàn)有技術的基于鎖相環(huán)結構的2-A小數(shù)型頻率合成器結構原理圖；圖2是本發(fā)明的電路原理圖；圖3是圖2的一種實施例的電路原理圖；圖4是圖2另一實施例的電路原理圖。1:延遲單元 2:分頻器5: 7/8預分頻器7: TSPC — D觸發(fā)器4: . Z —A調制器 6: P-S編程計數(shù)器具體實施方式
下面結合實施例的附圖對本發(fā)明的S-A小數(shù)頻率合成器中2-A調制器時鐘控制電路做出詳細說明。本發(fā)明的S-A小數(shù)頻率合成器中2-A調制器時鐘控制電路，包括有S-A調制 器4 (DSM)，接收與外部連接的壓控振蕩器發(fā)過來的VCO信號以及接收2> A調制器4 (DSM)所發(fā)出的信號的延遲單元l。本發(fā)明加入延遲單元的技術，即確保了分頻器讀入 正確的分頻數(shù)，同時使數(shù)字電路開關翻轉與PFD相位比較時間錯開，從而可有效避免數(shù) 字電路開關翻轉對PFD相位比較的影響，保證了相位比較的準確性。延遲單元可利用不 同的電路實現(xiàn)，例如倒相器鏈、觸發(fā)器等，延遲時間的選擇則要結合系統(tǒng)的工作特點確 定，延遲時間要足以保證PFD完成相位比較。對于小數(shù)型頻率合成器，由于分頻數(shù)在不 斷變化，輸出頻率不斷改變，系統(tǒng)永遠不可能達到嚴格意義上的鎖定狀態(tài)，也就是說PFD 的兩路輸入比較信號的相位差始終在改變，這也為延遲時間的選取帶來不確定性。但是 從宏觀上看，PFD輸入信號的相位差在經(jīng)過足夠長時間積累后為零?；谶@一點，忽略相 位差的積累和鎖相環(huán)系統(tǒng)對相位差的調整作用，近似地認為PFD的輸入相位差只與當前 周期的分頻數(shù)有關。由于常見2-A小數(shù)頻率合成器的分頻數(shù)變化范圍較小(例如MASH 1-1-1結構輸出范圍為-3 4， Single-loop四位三階結構為-1 2)，因此系統(tǒng)達到鎖定 狀態(tài)后，PFD兩路輸入信號在時間上相差不會超出幾個VCO周期，延遲時間略大于這個時 間即可保證分頻器讀入正確的分頻數(shù)，同時使相位比較與數(shù)字電路開關翻轉錯開，從而 避免數(shù)字電路開關翻轉對PFD的影響。例如，期望的小數(shù)分頻值為70.5，在某一比較周 期內，頻器的分頻比為70，則引起的相位差為0.5個VCO振蕩周期，因此使DSM時鐘信 號延遲半個VCO周期就可以避免數(shù)字開關翻轉對PFD的影響。在實際電路中考慮到其它 因素的影響，可以將延遲時間設置得稍大一點。如圖2所示，所述的延遲單元1包括有分頻器2和延遲電路3，其中，分頻器2的輸 入端接收外部壓控振蕩器發(fā)過來的VCO信號，分頻器2的輸入端還與S-A調制器4連 接收其所發(fā)出的信號；分頻器2的輸出端分別連接外部PFD(鑒頻鑒相器)以及連接延遲 電路3，延遲電路3向2-△調制器4輸出S-A調制器時鐘信號。如圖3所示，所述的延遲電路3可以是由多個非門F組成的倒相器鏈構成。當延遲 電路3是由多個非門F組成的倒相器鏈構成時，所述的Z-A調制器4為MASH 1-1-1結 構的2-△調制器。在不考慮分頻器具體結構的情況下討論上述延遲技術的實施方法。其中，DSM使用 MASH 1-1-1結構，延遲單元采用倒相器鏈實現(xiàn)。VCO輸出信號被分頻器分頻后仍然分為兩路， 一路直接反饋給PFD進行相位比較，另 一路輸入倒相器鏈，被延遲后作為DSM的時鐘信號。倒相器鏈應為偶數(shù)級，保持輸出與 輸入信號同相。本方案中MASH 1-1-1結構的DSM輸出范圍為-3 4，按照上述相位差的估算方法， 最差情況下實際分頻值與期望值相差4，那么DSM的時鐘信號至少要延遲4個VC0周期。 考慮實際電路中其它因素的影響，可將延遲時間設為6個VC0周期時間。以VCO輸出頻 率為2GHz為例，需要設計倒相器鏈產(chǎn)生約3ns的延遲。考慮所選用工藝的參數(shù)和實際電 路的結構，通過調整倒相器的尺寸和倒相器鏈的級數(shù)控制延遲時間，可使DSM的數(shù)字電 路開關翻轉發(fā)生在PFD完成相位比較之后，從而保證相位比較的準確性。如圖4所示，所述的分頻器2還可以是包括有n/n+l預分頻器5和與n/n+l預分 頻器5相連并接收其信號的P-S編程計數(shù)器6，所述的延遲電路3采用TSPC—D觸發(fā)器7， 其中，n/n+l預分頻器5的輸入端接收壓控振蕩器發(fā)過來的VC0信號，n/n+l預分頻器5 向TSPC — D觸發(fā)器7發(fā)出時鐘信號，TSPC—D觸發(fā)器7向5>A調制器4輸出S-A調制 '器.時鐘信號，2- A調制器4的輸出與P-S編程計數(shù)器6相連；所述的P-S編程計數(shù)器6 的輸出端分別至外部PFD (鑒頻鑒相器)以及TSPC—D觸發(fā)器7。本實施例在如圖4所示的情況時，所述的S-A調制器4采用四位三階調制器，預 分頻器5采用7/8預分頻器5。上述實施例，分頻器利用預分頻(prescaler)和編程計數(shù)器實現(xiàn)，DSM采用 Single-loop四位三階結構，延遲單元采用TSPC (True Single Phase Clock,真單相時 鐘)結構高速D觸發(fā)器實現(xiàn)。由于頻率合成器的輸出頻率較高， 一般的編程計數(shù)器很難對其直接分頻，通常需要 預分頻得到頻率較低的信號，再通過編程計數(shù)器進行分頻。對于輸出頻率達到GHz的頻 率合成器，經(jīng)過預分頻后的信號頻率也在百兆赫茲量級，依然較高，D觸發(fā)器應采用高速 觸發(fā)器結構。常用的高速觸發(fā)器主要采用TSPC和CML (Current Mode Logic,電流模式 邏輯)等結構，工作頻率都可以達到幾個GHz。由于CML結構D觸發(fā)器需要差分輸入信號， 本方案中的延遲單元采用TSPC結構實現(xiàn)，只需要單相時鐘。VCO輸出信號被預分頻器分 頻后分為兩路， 一路直接反饋給PFD進行相位比較，即Tdiv信號，另一路經(jīng)TSPC-D觸 發(fā)器作為DSM的時鐘信號。與Tdiv信號相比，DSM的時鐘被延遲了一個D觸發(fā)器的時鐘 周期，因此選取合適的D觸發(fā)器時鐘信號即可實現(xiàn)適當延遲，使DSM的開關翻轉發(fā)生在 PFD完成相位比較之后，從而避免了開關翻轉對PFD的影響。本實施例中Single-loop四位三階結構2-A調制器的輸出范圍為-1 2。考慮到最 差情況，實際分頻值與期望值相差2，貝ijDSM時鐘的延遲至少為2個VC0周期，因此只要 預分頻器能夠完成兩倍或兩倍以上的分頻，那么由TSPOD觸發(fā)器所產(chǎn)生的延遲就可以保 證DSM開關翻轉避丌PFD相位比較的時間。直接使用預分頻器的輸出信號作為TSPC-D觸 發(fā)器的時鐘，其方便之處在于直接利用原電路結構中已有信號，而不需要任何額外電路，使電路結構簡單、易于實現(xiàn)。如以7/8預分頻器為例，即DSM的時鐘被延遲了 7或8個VC0周期，這個延遲時間 足夠保證DSM的數(shù)字開關翻轉不會對PFD相位比較產(chǎn)生影響，有效地避免了可能引起的 相位誤差。
權利要求
1.一種∑-Δ小數(shù)頻率合成器中∑-Δ調制器時鐘控制電路，其特征在于，包括有∑-Δ調制器(4)，接收與外部連接的壓控振蕩器發(fā)過來的VCO信號以及接收∑-Δ調制器(4)所發(fā)出的信號的延遲單元(1)。
2. 根據(jù)權利要求l所述的2-A小數(shù)頻率合成器中S-A調制器時鐘控制電路，其 特征在于，所述的延遲單元(1)包括有分頻器(2)和延遲電路(3)，其中，分頻器(2) 的輸入端接收外部壓控振蕩器發(fā)過來的VCO信號，分頻器(2)的輸入端還與2-A調制 器(4)連接收其所發(fā)出的信號；分頻器(2)的輸出端分別連接外部PFD以及連接延遲 電路(3)，延遲電路(3)向2-A調制器(4)輸出S-A調制器時鐘信號。
3. 根據(jù)權利要求2所述的2-A小數(shù)頻率合成器中r-A調制器時鐘控制電路，其 特征在于，所述的延遲電路(3)是由多個非門F組成的倒相器鏈構成。
4. 根據(jù)權利要求3所述的2-A小數(shù)頻率合成器中2-A調制器時鐘控制電路，其 特征在于，所述的S-A調制器(4)為區(qū)SH 1-1-1結構的Z-A調制器。
5. 根據(jù)權利要求2所述的A小數(shù)頻率合成器中S-A調制器時鐘控制電路，其 特征在于，所述的分頻器(2)包括有n/n+l預分頻器(5)和與n/n+l預分頻器(5)相 連并接收其信號的P-S編程計數(shù)器(6)，所述的延遲電路(3)采用TSPC—D觸發(fā)器(7)， 其中，n/n+l預分頻器(5)的輸入端接收壓控振蕩器發(fā)過來的VCO信號，n/n+l預分頻 器(5)向TSPC — D觸發(fā)器(7)發(fā)出時鐘信號，TSPC — D觸發(fā)器(7)向S-A調制器(4) 輸出2-A調制器時鐘信號，2-A調制器(4)的輸出與P-S編程計數(shù)器(6)相連；所 述的P-S編程計數(shù)器(6)的輸出端分別至外部PFD以及TSPC — D觸發(fā)器(7)。
6. 根據(jù)權利要求5所述的A小數(shù)頻率合成器中Z-A調制器時鐘控制電路，其 特征在于，所述的A調制器(4)為Single-lo叩四位三階調制器。
全文摘要
一種∑-Δ小數(shù)頻率合成器中∑-Δ調制器時鐘控制電路，包括有∑-Δ調制器，接收與外部連接的壓控振蕩器發(fā)過來的VCO信號以及接收∑-Δ調制器所發(fā)出的信號的延遲單元。延遲單元包括有分頻器和延遲電路，其中，分頻器的輸入端接收外部壓控振蕩器發(fā)過來的VCO信號，分頻器的輸入端還與∑-Δ調制器連接收其所發(fā)出的信號；分頻器的輸出端分別連接外部PFD以及連接延遲電路，延遲電路向∑-Δ調制器輸出∑-Δ調制器時鐘信號。本發(fā)明具有廣泛的適用性，無論小數(shù)型頻率合成器中的分頻器采用何種結構、DSM采用何種結構，都可以應用，以確保分頻器讀入正確的分頻數(shù)，并消除數(shù)字電路開關翻轉對PFD的影響，保證了相位比較的準確性，進而提高系統(tǒng)性能。
文檔編號H03M3/02GK101257303SQ20081005270
公開日2008年9月3日 申請日期2008年4月11日 優(yōu)先權日2008年4月11日
發(fā)明者洋 劉, 周永奇, 為 張 申請人:天津大學