專(zhuān)利名稱(chēng)：復(fù)位信號(hào)延時(shí)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及信號(hào)處理技術(shù)，特別是涉及一種復(fù)位信號(hào)的延時(shí)裝置。
背景技術(shù)：
電路模塊或由多個(gè)電路模塊構(gòu)成的電路系統(tǒng)一般都設(shè)置有復(fù)位信號(hào)，對(duì) 待復(fù)位的電路模塊或電路系統(tǒng)而言，所提供的復(fù)位信號(hào)有效時(shí)間不 一定滿(mǎn)足 待復(fù)位電路模塊或電路系統(tǒng)復(fù)位時(shí)間要求。
以由若干電路模塊組成的集成電路芯片為例來(lái)說(shuō)明。集成電路芯片中， 每個(gè)電路模塊的復(fù)位信號(hào)有效時(shí)間不一定相同，因此，集成電路芯片的總體 復(fù)位信號(hào)有效時(shí)間不一定能同時(shí)滿(mǎn)足集成電路芯片上的每個(gè)電路模塊，導(dǎo)致 在總體復(fù)位信號(hào)有效時(shí)間內(nèi)，部分電路模塊無(wú)法完成復(fù)位，進(jìn)而，導(dǎo)致整個(gè) 集成電路芯片復(fù)位失敗。比如，集成電路芯片中，大部分電路模塊的復(fù)位有
效時(shí)間為5ms，但存在一個(gè)電路模塊，該電路模塊的復(fù)位有效時(shí)間為10ms， 而集成電路模塊的總體復(fù)位信號(hào)有效時(shí)間被設(shè)計(jì)為8ms，那么，在集成電路 芯片復(fù)位狀態(tài)下，復(fù)位有效時(shí)間為10ms的電路模塊不能完成復(fù)位，導(dǎo)致整 個(gè)集成電^^芯片無(wú)法完成復(fù)位。
目前，集成電路芯片或集成電路芯片上的電路模塊通過(guò)一個(gè)同步觸發(fā)器 來(lái)延長(zhǎng)復(fù)位信號(hào)的有效周期；但是，如果同步觸發(fā)器的驅(qū)動(dòng)時(shí)鐘信號(hào)不穩(wěn)定， 那么，會(huì)導(dǎo)致同步觸發(fā)器處于亞穩(wěn)定狀態(tài)，同步觸發(fā)器的亞穩(wěn)定狀態(tài)又會(huì)導(dǎo) 致集成電路芯片復(fù)位信號(hào)的不穩(wěn)定，直接影響系統(tǒng)的正常運(yùn)行。
由此可見(jiàn)，采用一個(gè)同步觸發(fā)器延長(zhǎng)復(fù)位信號(hào)有效周期的方式，無(wú)論同 步觸發(fā)器是處于穩(wěn)定狀態(tài)，還是處于亞穩(wěn)定狀態(tài)，均導(dǎo)致了集成電路芯片復(fù) 位失敗率較高的狀況，進(jìn)而，導(dǎo)致集成電路芯片無(wú)法正常運(yùn)行。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的主要目的在于提供一種復(fù)位信號(hào)延時(shí)裝置，通過(guò)延 長(zhǎng)復(fù)位信號(hào)有效時(shí)鐘周期，來(lái)降低待復(fù)位電路復(fù)位失敗率。
為了達(dá)到上述目的，本發(fā)明提出的技術(shù)方案為
一種復(fù)位信號(hào)延時(shí)裝置，所述裝置包括延時(shí)單元、邏輯處理電路和邏輯適
配單元；其中，
所述延時(shí)單元，用于根據(jù)本地時(shí)鐘信號(hào)，采用異步計(jì)數(shù)器進(jìn)行延時(shí)，計(jì)數(shù) 器各級(jí)輸出信號(hào)作為邏輯適配單元輸入信號(hào)；
所述邏輯處理電路，用于根據(jù)本地時(shí)鐘，復(fù)位輸入信號(hào)經(jīng)濾波后作為異步 計(jì)數(shù)器復(fù)位信號(hào)和邏輯適配單元輸入信號(hào)；
所述邏輯適配單元，用于對(duì)異步計(jì)數(shù)器各級(jí)輸出信號(hào)、經(jīng)過(guò)邏輯處理電路 處理的復(fù)位輸入信號(hào)進(jìn)行邏輯適配，邏輯適配后的第 一輸出信號(hào)作為待復(fù)位電 路復(fù)位信號(hào)，第二輸出信號(hào)作為延時(shí)單元的本地時(shí)鐘控制信號(hào)。
上述方案中，所述延時(shí)單元包括門(mén)時(shí)鐘電路和異步計(jì)數(shù)器，異步計(jì)數(shù)器由 兩級(jí)或兩級(jí)以上的觸發(fā)器組成；所述門(mén)時(shí)鐘電路用于通過(guò)所述本地時(shí)鐘控制信 號(hào)控制本地時(shí)鐘信號(hào)的接通或關(guān)斷，所述門(mén)時(shí)鐘電路輸出信號(hào)作為異步計(jì)數(shù)器 第一級(jí)觸發(fā)器的時(shí)鐘信號(hào)；所述異步計(jì)數(shù)器用于根據(jù)所述門(mén)時(shí)鐘電路輸出信號(hào) 進(jìn)行計(jì)數(shù)，并將各級(jí)觸發(fā)器反向輸出信號(hào)發(fā)送至所述邏輯適配單元。
上述方案中，所述觸發(fā)器為D觸發(fā)器，所述門(mén)時(shí)鐘電路輸出信號(hào)作為第一 級(jí)D觸發(fā)器時(shí)鐘信號(hào)，第一級(jí)D觸發(fā)器反向輸出信號(hào)作為自身輸入信號(hào)；最后 一級(jí)D觸發(fā)器的反向輸出信號(hào)作為自身輸入信號(hào)；第一級(jí)D觸發(fā)器和最后一級(jí) D觸發(fā)器之間的每一級(jí)D觸發(fā)器反向輸出信號(hào)作為自身輸入信號(hào)，前一級(jí)D觸 發(fā)器反向輸出信號(hào)作為下一級(jí)D觸發(fā)器時(shí)鐘信號(hào)；從第一級(jí)D觸發(fā)器到最后一 級(jí)D觸發(fā)器的各級(jí)D觸發(fā)器反向輸出信號(hào)作為所述邏輯適配單元輸入信號(hào)。
上述方案中，所述邏輯適配單元包括一個(gè)或非門(mén)、 一個(gè)非門(mén)和一個(gè)與門(mén)； 所述或非門(mén)輸入信號(hào)為所述各級(jí)D觸發(fā)器反向輸出信號(hào)，所述或非門(mén)輸出信號(hào)一方面作為所述與門(mén)的一個(gè)輸入信號(hào)，另一方面作為所述非門(mén)輸入信號(hào)，所述 非門(mén)輸出信號(hào)作為所述門(mén)時(shí)鐘電路的本地時(shí)鐘控制信號(hào)，所述邏輯處理電路輸 出信號(hào)作為所述與門(mén)的另 一個(gè)輸入信號(hào)，所述與門(mén)輸出信號(hào)作為待復(fù)位電路復(fù)位信號(hào)。
綜上所述，本發(fā)明提出的一種復(fù)位信號(hào)延時(shí)裝置，如果復(fù)位輸入信號(hào)有 效，則待復(fù)位電路復(fù)位信號(hào)有效，復(fù)位輸入信號(hào)由有效電平變?yōu)闊o(wú)效電平的 跳變觸發(fā)異步計(jì)數(shù)器進(jìn)行計(jì)數(shù)，通過(guò)對(duì)異步計(jì)數(shù)器各級(jí)觸發(fā)器輸出信號(hào)進(jìn)行 邏輯處理，來(lái)保證異步計(jì)數(shù)器計(jì)數(shù)過(guò)程中待復(fù)位電路復(fù)位信號(hào)在復(fù)位輸入信 號(hào)變?yōu)闊o(wú)效后仍能保持有效， 一直到異步計(jì)數(shù)器計(jì)數(shù)結(jié)束，因此，本發(fā)明所 述復(fù)位信號(hào)延時(shí)裝置大大降低了待復(fù)位電路復(fù)位失敗率。


圖1為本發(fā)明所述復(fù)位延時(shí)裝置的組成結(jié)構(gòu)示意圖。
圖2為延時(shí)單元的組成結(jié)構(gòu)示意圖。
圖3為本發(fā)明實(shí)施例所述復(fù)位延時(shí)裝置的組成結(jié)構(gòu)示意圖。 圖4為本發(fā)明實(shí)施例的信號(hào)時(shí)序圖。
具體實(shí)施例方式
為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖及具體 實(shí)施例對(duì)本發(fā)明作進(jìn)一 步地詳細(xì)描述。
如圖1所示，本發(fā)明所述復(fù)位信號(hào)延時(shí)裝置包括延時(shí)單元1、邏輯處理電 路2和邏輯適配單元3;其中，所述延時(shí)單元1用于根據(jù)本地時(shí)鐘信號(hào)，采用 異步計(jì)數(shù)器進(jìn)行延時(shí)，計(jì)數(shù)器各級(jí)輸出信號(hào)作為邏輯適配單元3輸入信號(hào)；所 述邏輯處理電路2用于根據(jù)本地時(shí)鐘，復(fù)位輸入信號(hào)經(jīng)濾波后作為異步計(jì)數(shù)器 復(fù)位信號(hào)和邏輯適配單元3輸入信號(hào)；所述邏輯適配單元3用于對(duì)異步計(jì)數(shù)器 各級(jí)輸出信號(hào)、經(jīng)過(guò)邏輯處理電路2處理的復(fù)位輸入信號(hào)進(jìn)行邏輯適配，邏輯 適配后的第一輸出信號(hào)作為待復(fù)位電路復(fù)位信號(hào)，第二輸出信號(hào)作為延時(shí)單元1的本地時(shí)鐘控制信號(hào)。
如圖2所示，所述延時(shí)單元1包括門(mén)時(shí)鐘電路11和異步計(jì)數(shù)器12,異步 計(jì)數(shù)器12由兩級(jí)或兩級(jí)以上的觸發(fā)器組成；門(mén)時(shí)鐘電路11用于通過(guò)本地時(shí)鐘 控制信號(hào)控制本地時(shí)鐘信號(hào)的接通或關(guān)斷，門(mén)時(shí)鐘電路11輸出信號(hào)作為異步計(jì) 數(shù)器12第一級(jí)觸發(fā)器的時(shí)鐘信號(hào)；異步計(jì)數(shù)器12用于將邏輯處理電路2輸出 信號(hào)作為各級(jí)觸發(fā)器復(fù)位信號(hào)；根據(jù)門(mén)時(shí)鐘電路ll輸出信號(hào)進(jìn)行計(jì)數(shù)，并將各
級(jí)觸發(fā)器反向輸出信號(hào)發(fā)送至所述邏輯適配單元3。
實(shí)際應(yīng)用中，當(dāng)所述本地時(shí)鐘控制信號(hào)值為有效電平時(shí)，所述門(mén)時(shí)鐘電路 11接通本地時(shí)鐘信號(hào)，即，所述門(mén)時(shí)鐘電路11輸出信號(hào)為本地時(shí)鐘信號(hào)；當(dāng) 所述本地時(shí)鐘控制信號(hào)值為無(wú)效電平時(shí)，所述門(mén)時(shí)鐘電路11關(guān)斷本地時(shí)鐘信 號(hào)，即，所述門(mén)時(shí)鐘電路11輸出信號(hào)值恒為高電平或低電平。所述本地時(shí)鐘控 制信號(hào)值的有效電平可以才艮據(jù)實(shí)際情況自行確定，可以為高電平，也可以為低 電平。
所述觸發(fā)器為D觸發(fā)器，所述門(mén)時(shí)鐘電路11輸出信號(hào)作為第一級(jí)D觸發(fā) 器時(shí)鐘信號(hào)，第一級(jí)D觸發(fā)器反向輸出信號(hào)作為第一級(jí)D觸發(fā)器輸入信號(hào)；第 一級(jí)D觸發(fā)器反向輸出信號(hào)作為第二級(jí)D觸發(fā)器時(shí)鐘信號(hào)，第二級(jí)D觸發(fā)器 反向輸出信號(hào)作為第二級(jí)D觸發(fā)器輸入信號(hào)；第二級(jí)D觸發(fā)器反向輸出端信號(hào) 作為第三級(jí)D觸發(fā)器時(shí)鐘信號(hào)，依次類(lèi)推，第(n-l)級(jí)D觸發(fā)器反向輸出信 號(hào)作為第n級(jí)D觸發(fā)器時(shí)鐘信號(hào)，第n級(jí)D觸發(fā)器反向輸出信號(hào)作為第n級(jí)D 觸發(fā)器輸入信號(hào)；每一級(jí)D觸發(fā)器將自身反向輸出信號(hào)發(fā)送至所述邏輯適配單 元3;其中，n為自然H
所述邏輯適配單元3包括一個(gè)或非門(mén)、 一個(gè)非門(mén)和一個(gè)與門(mén)；所述或非門(mén) 具有n個(gè)輸入端和一個(gè)輸出端，所述各級(jí)D觸發(fā)器反向輸出信號(hào)分別作為所述 或非門(mén)各輸入信號(hào)，所述或非門(mén)輸出信號(hào)一方面作為所述與門(mén)的一個(gè)輸入信號(hào)， 另一方面作為所述非門(mén)輸入信號(hào)，所述非門(mén)輸出信號(hào)作為所述門(mén)時(shí)鐘電路11的 本地時(shí)鐘控制信號(hào)，所述邏輯處理電路2輸出信號(hào)作為所述與門(mén)的另 一個(gè)輸入 信號(hào)，所述與門(mén)輸出信號(hào)作為待復(fù)位電路復(fù)位信號(hào)。本發(fā)明所述復(fù)位信號(hào)延時(shí)裝置采用n級(jí)異步計(jì)數(shù)器，當(dāng)復(fù)位輸入信號(hào)由低 電平跳變到高電平后的第2n個(gè)本地時(shí)鐘的時(shí)鐘周期到來(lái)時(shí)，n級(jí)D觸發(fā)器輸出 信號(hào)值均為高電平，相應(yīng)地，n級(jí)D觸發(fā)器反向輸出信號(hào)值均為低電平，所述 或非門(mén)輸出信號(hào)值由低電平跳變?yōu)楦唠娖?，所述非門(mén)輸出信號(hào)值由高電平跳變 為低電平，即，本地時(shí)鐘控制信號(hào)值由高電平跳變?yōu)榈碗娖?，此時(shí)，所述門(mén)時(shí) 鐘電路ll關(guān)斷本地時(shí)鐘信號(hào)，使得各級(jí)D觸發(fā)器反向輸出信號(hào)值穩(wěn)定為低電 平，即，所述或非門(mén)輸出信號(hào)值穩(wěn)定為高電平。
綜上所述，所述復(fù)位信號(hào)延時(shí)裝置將待復(fù)位電路復(fù)位信號(hào)有效周期延長(zhǎng)了 2n個(gè)本地時(shí)鐘周期，所述2n個(gè)本地時(shí)鐘周期包括了邏輯處理單元2濾波處理所 需的本地時(shí)鐘周期。
實(shí)際應(yīng)用中，根據(jù)待復(fù)位電路的實(shí)際需要確定組成所述異步計(jì)數(shù)器12中觸 發(fā)器的數(shù)目，即，根據(jù)實(shí)際需要確定n的取值。
實(shí)施例
如圖3所示，本實(shí)施例所述復(fù)位延時(shí)裝置包括延時(shí)單元1、邏輯處理電 路2和邏輯適配單元3;
延時(shí)單元1包括門(mén)時(shí)鐘電路11和異步計(jì)數(shù)器12，所述異步計(jì)數(shù)器12 由四級(jí)D觸發(fā)器組成，每級(jí)D觸發(fā)器都包括時(shí)鐘信號(hào)端、輸入端D、輸出 端Q、反向輸出端。和復(fù)位端R;所述門(mén)時(shí)鐘電路11的一個(gè)輸入信號(hào)為本地 時(shí)鐘信號(hào)，另一輸入信號(hào)為本地時(shí)鐘控制信號(hào)，所述門(mén)時(shí)鐘電路ll輸出信 號(hào)作為第一級(jí)D觸發(fā)器1201時(shí)鐘信號(hào)端，第一級(jí)D觸發(fā)器1201反向輸出 信號(hào)作為第一級(jí)d觸發(fā)器1201輸入信號(hào)；第一級(jí)D觸發(fā)器1201反向輸出 信號(hào)作為第二級(jí)D觸發(fā)器1202時(shí)鐘信號(hào)入端，第二級(jí)D觸發(fā)器1202反向 輸出信號(hào)作為第二級(jí)D觸發(fā)器1202輸入信號(hào)；第二級(jí)D觸發(fā)器1202反向 輸出信號(hào)作為第三級(jí)D觸發(fā)器1203時(shí)鐘信號(hào)端，第三級(jí)D觸發(fā)器1203反 向輸出信號(hào)作為第三級(jí)D觸發(fā)器1203輸入信號(hào)；第三級(jí)D觸發(fā)器1203反 向輸出信號(hào)作為第四級(jí)D觸發(fā)器1204時(shí)鐘信號(hào)端，第四級(jí)D觸發(fā)器1204反向輸出信號(hào)作為第四級(jí)D觸發(fā)器1204輸入信號(hào)；四級(jí)D觸發(fā)器1201 ~ 1204將各自的反向輸出信號(hào)發(fā)送至邏輯適配單元3;邏輯處理電路2輸出信 號(hào)作為四級(jí)D觸發(fā)器1201 ~ 1204復(fù)位信號(hào)。
所述邏輯處理電路2,用于根據(jù)本地時(shí)鐘信號(hào)對(duì)復(fù)位輸入信號(hào)進(jìn)行去毛 刺等濾波處理，并將輸出信號(hào)作為四級(jí)D觸發(fā)器1201 ~ 1204復(fù)位信號(hào)。本 實(shí)施例中，邏輯處理電路2對(duì)復(fù)位輸入信號(hào)的處理需要2個(gè)本地時(shí)鐘周期。
邏輯適配單元3包括一個(gè)具有四個(gè)輸入端的或非門(mén)31、 一個(gè)非門(mén)32和 一個(gè)與門(mén)33;所述或非門(mén)31用于對(duì)四級(jí)D觸發(fā)器1201 ~ 1204各自的反向 輸出信號(hào)進(jìn)行或非處理，或非處理后得到的信號(hào)一方面作為所述非門(mén)32輸 入信號(hào)，另一方面作為所述與門(mén)23的一個(gè)輸入信號(hào)；所述非門(mén)32用于對(duì)或 非門(mén)31輸出信號(hào)進(jìn)行反向處理，反向處理后得到本地時(shí)鐘控制信號(hào)；所述 與門(mén)33用于對(duì)或非門(mén)31輸出信號(hào)和邏輯處理電路2輸出信號(hào)進(jìn)行與處理， 與處理后得到的信號(hào)作為待復(fù)位電路復(fù)位信號(hào)。
本實(shí)施例中，復(fù)位輸入信號(hào)值為低電平時(shí)觸發(fā)復(fù)位延時(shí)電路，如圖4所 示，邏輯處理電路2對(duì)輸入復(fù)位信號(hào)進(jìn)行濾波處理后的輸出信號(hào)值也為低電 平，四級(jí)D觸發(fā)器1201 ~ 1204的復(fù)位信號(hào)值均為低電平，四級(jí)觸發(fā)器1201 ~ 1204輸出信號(hào)值均為低電平，反向輸出信號(hào)值為高電平；由于四級(jí)D觸發(fā) 器1201 ~ 1204反向輸出信號(hào)分別作為所述邏輯適配單元3中或非門(mén)31的四 個(gè)輸入信號(hào)，而或非門(mén)31的四個(gè)輸入信號(hào)值均為高電平，所以或非門(mén)31輸 出信號(hào)值為低電平，進(jìn)而，非門(mén)32輸出信號(hào)值為高電平，延時(shí)單元l中門(mén) 時(shí)鐘電路11接通本地時(shí)鐘信號(hào)；在預(yù)先設(shè)計(jì)的輸入復(fù)位信號(hào)有效時(shí)鐘周期 內(nèi)，與門(mén)33輸出信號(hào)值為低電平，這時(shí)，待復(fù)位電路正處于復(fù)位狀態(tài)。
當(dāng)輸入復(fù)位信號(hào)值由低電平跳變到高電平后，異步計(jì)數(shù)器12在本地時(shí) 鐘上升沿觸發(fā)下從O開(kāi)始遞增計(jì)數(shù)，計(jì)數(shù)到第16時(shí)，四級(jí)D觸發(fā)器1201 1201輸出信號(hào)值均為高電平，四級(jí)D觸發(fā)器1201 ~ 1201反向輸出信號(hào)值均 為低電平，或非門(mén)31輸出信號(hào)值由低電平跳變到高電平，此時(shí)，非門(mén)32輸 出信號(hào)值由高電平跳變到低電平，門(mén)時(shí)鐘電路11關(guān)斷本地時(shí)鐘信號(hào)，與門(mén)33輸出信號(hào)值由低電平跳變?yōu)楦唠娖?，延時(shí)結(jié)束，四級(jí)D觸發(fā)器1201 ~ 1204 輸出信號(hào)值穩(wěn)定為高電平，與門(mén)33輸出信號(hào)值也穩(wěn)定為高電平。
從圖4中可以看出，在邏輯處理電路2輸出信號(hào)值為高電平的情況下， 門(mén)時(shí)鐘電路11輸出信號(hào)值由低電平到高電平的跳變觸發(fā)第一級(jí)D觸發(fā)器 1201反向輸出信號(hào)值由高電平跳變到低電平，當(dāng)門(mén)時(shí)鐘電路11的下一個(gè)上 升沿到來(lái)時(shí)，第一級(jí)D觸發(fā)器1201反向輸出信號(hào)值由低電平跳變到高電平， 可以得到第一級(jí)D觸發(fā)器1201輸出頻率是本地時(shí)鐘的二分之一。
第一級(jí)D觸發(fā)器1201反向輸出信號(hào)作為第二級(jí)D觸發(fā)器1202時(shí)鐘信 號(hào)，第一級(jí)D觸發(fā)器1201反向輸出信號(hào)值由低電平到高電平的跳變觸發(fā)第 二級(jí)D觸發(fā)器1202反向輸出信號(hào)值由高電平跳變到低電平，當(dāng)?shù)谝患?jí)D觸 發(fā)器1201下一個(gè)反向輸出信號(hào)值由低電平跳變到高電平時(shí)，第二級(jí)D觸發(fā) 器1202反向輸出信號(hào)值由低電平跳變到高電平，可以得到第二級(jí)D觸發(fā) 器1202輸出頻率是第一級(jí)'D觸發(fā)器1201輸出頻率的二分之一，即，第二 級(jí)D觸發(fā)器1202 ^T出頻率是本地時(shí)鐘頻率的四分之一。
第二級(jí)D觸發(fā)器1202反向輸出信號(hào)作為第三級(jí)D觸發(fā)器1203時(shí)鐘信 號(hào)，第二級(jí)D觸發(fā)器1202反向輸出信號(hào)值由低電平到高電平的跳變觸發(fā)第 三級(jí)D觸發(fā)器1203反向輸出信號(hào)值由高電平跳變到低電平，當(dāng)?shù)诙?jí)D觸 發(fā)器1202下一個(gè)反向輸出信號(hào)值由低電平跳變到高電平時(shí)，第三級(jí)D觸發(fā) 器1203反向輸出信號(hào)值由低電平跳變到高電平，可以得出第三級(jí)D觸發(fā) 器1203輸出頻率是第二級(jí)D觸發(fā)器輸出頻率的二分之一，第三級(jí)D觸發(fā)器 1203輸出頻率是第一級(jí)D觸發(fā)器1201輸出頻率的四分之一，第三級(jí)D觸發(fā) 器輸出頻率是本地時(shí)鐘頻率的八分之一。
第三級(jí)D觸發(fā)器反向輸出信號(hào)作為第四級(jí)D觸發(fā)器時(shí)鐘信號(hào)，第三級(jí) D觸發(fā)器反向輸出信號(hào)值由低電平到高電平的跳變觸發(fā)第四級(jí)D觸發(fā)器反 向輸出信號(hào)值由高電平跳變到低電平，當(dāng)?shù)谌?jí)D觸發(fā)器下一個(gè)反向輸出 信號(hào)值由低電平跳變到高電平時(shí)，第四級(jí)D觸發(fā)器反向輸出信號(hào)值由低電 平跳變到高電平，可以得出第四級(jí)D觸發(fā)器輸出頻率是第三級(jí)D觸發(fā)器1203輸出頻率的二分之一，第四級(jí)D觸發(fā)器輸出頻率是第二級(jí)D觸發(fā)器1202 輸出頻率的四分之一，第四級(jí)D觸發(fā)器輸出頻率是第一級(jí)D觸發(fā)器1201輸 出頻率的八分之一，第四級(jí)D觸發(fā)器1204輸出頻率是本地時(shí)鐘頻率的十六 分之一。
在邏輯處理電路2輸出信號(hào)值由低電平跳變?yōu)楦唠娖胶蟮牡?6個(gè)本地 時(shí)鐘周期(包括邏輯處理電路2去毛刺處理的2個(gè)時(shí)鐘周期)上升沿到來(lái)時(shí) 刻，四級(jí)D觸發(fā)器1201 ~ 1204反向輸出信號(hào)值均為低電平，四級(jí)D觸發(fā)器 1201 ~ 1204輸出信號(hào)值均為高電平，或非門(mén)31輸出信號(hào)值由低電平跳變到 高電平，非門(mén)32輸出信號(hào)值由高電平跳變到低電平，此時(shí)，由于邏輯處理 電路2輸出信號(hào)值和或非門(mén)31輸出信號(hào)值同時(shí)為高電平，所以與門(mén)33輸出 信號(hào)值由低電平跳變?yōu)楦唠娖?，待?fù)位電路中各電路模塊結(jié)束復(fù)位過(guò)程。
/人本實(shí)施例的復(fù)位延時(shí)過(guò)程來(lái)看，通過(guò)四級(jí)D觸發(fā)器1201 ~ 1204組成 的異步計(jì)數(shù)器12的計(jì)數(shù)延時(shí)，使得復(fù)位信號(hào)的有效周期延長(zhǎng)了 16個(gè)時(shí)鐘周
位電路中各電路模塊有效完成復(fù)位同步。
實(shí)際應(yīng)用中，異步計(jì)數(shù)器采用哪種觸發(fā)器、所采用的觸發(fā)器數(shù)目均可根 據(jù)實(shí)際情況確定，如果待復(fù)位電路中各電路的復(fù)位信號(hào)需要延長(zhǎng)30個(gè)時(shí)鐘 周期，那么，可以在本實(shí)施例異步計(jì)數(shù)器中再增加一級(jí)D觸發(fā)器。
綜上所述，以上僅為本發(fā)明的較佳實(shí)施例而已，并非用于限定本發(fā)明的 保護(hù)范圍。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改 進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1. 一種復(fù)位信號(hào)延時(shí)裝置，其特征在于所述裝置包括延時(shí)單元、邏輯處理電路和邏輯適配單元；所述延時(shí)單元，用于根據(jù)本地時(shí)鐘信號(hào)，采用異步計(jì)數(shù)器進(jìn)行延時(shí)，計(jì)數(shù)器各級(jí)輸出信號(hào)作為邏輯適配單元輸入信號(hào)；所述邏輯處理電路，用于根據(jù)本地時(shí)鐘，復(fù)位輸入信號(hào)經(jīng)濾波后作為異步計(jì)數(shù)器復(fù)位信號(hào)和邏輯適配單元輸入信號(hào)；所述邏輯適配單元，用于對(duì)異步計(jì)數(shù)器各級(jí)輸出信號(hào)、經(jīng)過(guò)邏輯處理電路處理的復(fù)位輸入信號(hào)進(jìn)行邏輯適配，邏輯適配后的第一輸出信號(hào)作為待復(fù)位電路復(fù)位信號(hào)，第二輸出信號(hào)作為延時(shí)單元的本地時(shí)鐘控制信號(hào)。
2、 根據(jù)權(quán)利要求1所述的裝置，其特征在于所述延時(shí)單元包括門(mén)時(shí)鐘電 路和異步計(jì)數(shù)器，異步計(jì)數(shù)器由兩級(jí)或兩級(jí)以上的觸發(fā)器組成；所述門(mén)時(shí)鐘電路，用于通過(guò)所述本地時(shí)鐘控制信號(hào)控制本地時(shí)鐘信號(hào)的接通或關(guān)斷，所述門(mén)時(shí)鐘電路輸出信號(hào)作為異步計(jì)數(shù)器第一級(jí)觸發(fā)器的時(shí)鐘信號(hào)； 所述異步計(jì)^:器，用于將所述邏輯處理單元輸出信號(hào)作為各級(jí)觸發(fā)器復(fù)位 信號(hào)；根據(jù)所述門(mén)時(shí)鐘電路輸出信號(hào)進(jìn)行計(jì)數(shù)，各級(jí)觸發(fā)器反向輸出信號(hào)作為 所述邏輯適配單元輸入信號(hào)。
3、 根據(jù)權(quán)利要求2所述的裝置，其特征在于所述觸發(fā)器為D觸發(fā)器， 所述門(mén)時(shí)鐘電路輸出信號(hào)作為第一級(jí)D觸發(fā)器時(shí)鐘信號(hào)，第一級(jí)D觸發(fā)器反向 輸出信號(hào)作為自身輸入信號(hào)；最后一級(jí)D觸發(fā)器的反向輸出信號(hào)作為自身輸入 信號(hào)；第一級(jí)D觸發(fā)器和最后一級(jí)D觸發(fā)器之間的每一級(jí)D觸發(fā)器反向輸出 信號(hào)作為自身輸入信號(hào)，前一級(jí)D觸發(fā)器反向輸出信號(hào)作為下一級(jí)D觸發(fā)器時(shí) 鐘信號(hào)；從第一級(jí)D觸發(fā)器到最后一級(jí)D觸發(fā)器的各級(jí)D觸發(fā)器反向輸出信 號(hào)作為所述邏輯適配單元輸入信號(hào)。
4、 根據(jù)權(quán)利要求3所述的裝置，其特征在于所述邏輯適配單元包括一個(gè) 或非門(mén)、 一個(gè)非門(mén)和一個(gè)與門(mén)；所述或非門(mén)輸入信號(hào)為所述各級(jí)D觸發(fā)器反向輸出信號(hào)，所述或非門(mén)輸出信號(hào)一方面作為所述與門(mén)的一個(gè)輸入信號(hào)，另一方 面作為所述非門(mén)輸入信號(hào)，所述非門(mén)輸出信號(hào)作為所述門(mén)時(shí)鐘電路的本地時(shí)鐘 控制信號(hào)，所述邏輯處理電^^輸出信號(hào)作為所述與門(mén)的另一個(gè)輸入信號(hào)，所述 與門(mén)輸出信號(hào)作為待復(fù)位電路復(fù)位信號(hào)。
全文摘要
本發(fā)明涉及一種復(fù)位信號(hào)延時(shí)裝置，所述裝置包括延時(shí)單元、邏輯處理電路和邏輯適配單元；所述延時(shí)單元用于根據(jù)本地時(shí)鐘信號(hào)，采用異步計(jì)數(shù)器進(jìn)行延時(shí)，計(jì)數(shù)器各級(jí)輸出信號(hào)作為邏輯適配單元輸入信號(hào)；所述邏輯處理電路用于根據(jù)本地時(shí)鐘，復(fù)位輸入信號(hào)經(jīng)濾波后作為異步計(jì)數(shù)器復(fù)位信號(hào)和邏輯適配單元輸入信號(hào)；所述邏輯適配單元用于對(duì)異步計(jì)數(shù)器各級(jí)輸出信號(hào)、經(jīng)過(guò)邏輯處理電路處理的復(fù)位輸入信號(hào)進(jìn)行邏輯適配，邏輯適配后的第一輸出信號(hào)作為待復(fù)位電路復(fù)位信號(hào)，第二輸出信號(hào)作為延時(shí)單元的本地時(shí)鐘控制信號(hào)。所述裝置大大降低了待復(fù)位電路復(fù)位失敗率，可廣泛應(yīng)用于電路系統(tǒng)中。
文檔編號(hào)H03K5/135GK101286735SQ20081003841
公開(kāi)日2008年10月15日 申請(qǐng)日期2008年5月29日 優(yōu)先權(quán)日2008年5月29日
發(fā)明者勇 劉, 偉 王, 陸建華 申請(qǐng)人:那微微電子科技(上海)有限公司