專利名稱：無毛刺時鐘切換電路的制作方法
技術領域：
本發(fā)明涉及系統(tǒng)中包含多個不同頻率的時鐘域，且系統(tǒng)中部分或全部需 要進行時鐘選擇切換的領域，尤其是一種無毛刺時鐘切換電路。
背景技術：
隨著大規(guī);溪可編程邏輯器件集成度的日益提高，越來越多的功能都在同 一個邏輯器件中實現(xiàn)，從而出現(xiàn)了需要在同 一邏輯器件中處理2個以上不同 速率、相位時鐘域信號的需求，這就要求邏輯器件能夠支持在不同時鐘之間 進行切換。此時，時鐘切換電路的優(yōu)劣很大程度影響了整個系統(tǒng)的性能及穩(wěn) 定性。
目前的時鐘切換有以下幾種
一、直接使用邏輯選擇器選擇切換
這種方法最為簡單，但是效果也最差，沒有任何毛刺消除手段，將會帶 來很大的毛刺問題。
二 、 Xilinx FPGA中的BUFGMUX元件。
這種方法非常簡單，它能夠在選擇時鐘的同時，確保輸出時鐘上不會出 現(xiàn)毛刺。但是這種方法也存在問題，在Spartan2及其以前的芯片中不包含這 種元件，因此無法在此類器件上應用。
三、公布于2001年10月31日的國際專利申請專利公布號 CN1320233A——無尖脈沖的時鐘脈沖轉(zhuǎn)換
此方法的原理框圖如圖l所示，這種方法實現(xiàn)是通過立即關斷，延時導 通的方法實現(xiàn)無毛刺切換的。不過這種電3各如果應用在不同頻時鐘切換時， 在需要關斷低頻時鐘，導通高頻時鐘，由于B0EN信號需要1個BOCLK時 鐘才能變低，而B1EN信號需要3個B1CLK時鐘就可以有效。如果高頻時鐘頻率是低頻時鐘的3倍以上，就可能出現(xiàn)B1EN已經(jīng)使能，而B0EN還沒 有關斷的情況，從而出現(xiàn)毛刺。
四乂>開于2005年3月30日的中國專利申請公開號為CN1601953A—— 一種快速無毛刺的時鐘倒換方法和裝置
此方法的原理框圖如圖2所示，這個電路存在這個問題如果clk2上 升沿在clkl下降沿之后、clkl上升沿之前，那么輸出時鐘就會出現(xiàn)clkl下 降沿與clk2上升沿之間的低電平毛剌，如圖3所示。
五、公告于2007年2月20日的中國實用新型專利，公告號為 CN2872451Y——新型時鐘動態(tài)切換電路
此方法的原理框圖如圖4所示，這個電路存在這個問題如果switchj) =1，切換到clk—0之后，elk—O發(fā)生故障，不再變化，此時即使將switch—0 = 0,由于s0—sync信號無法變化，因此elk—1—latch輸出保持0，電路不能切換 到dk—1，如圖5所示。

發(fā)明內(nèi)容
本發(fā)明要解決的技術問題是提供一種無毛刺時鐘切換電路，以確保進行 切換時，該電路輸出正確的切換時鐘信號。
為了解決上述問題，本發(fā)明提供了一種無毛刺時鐘切換電路，該電路包 括一級或多級切換電路以實現(xiàn)對兩個或多個時鐘信號的切換，每級切換電路 包括第一、第二時鐘檢測模塊及一時鐘切換模塊，第一、第二時鐘檢測模塊 分別用于檢測兩待切換時鐘信號是否出現(xiàn)故障，時鐘切換模塊用于根據(jù)兩時 鐘檢測模塊的時鐘檢測結(jié)果選擇切換信號和時鐘輸出使能信號，以確保進行 切換時，該電路輸出正確的切換時鐘信號。
進一步地，時鐘切換模塊由第一及第二D觸發(fā)器，雙D觸發(fā)器，第一、 第二及第三與門，第一及第二鎖存器， 一或非門， 一或門及第一、第二、第 三選擇器實現(xiàn)，其中，
時鐘切換選擇信號連接到第一D觸發(fā)器(11)的D端、第一與門(21) 的輸入端、第一選擇器(61)的第一輸入端及第二選4奪器(62)的第一輸入端；
第一待切換信號連接到第一D觸發(fā)器(11)、雙D觸發(fā)器(13)、第一 鎖存器(31 )的elk端、第二與門(22 )的輸入端及第一時鐘檢測模塊(72 ) 的輸入端；其中接入第一鎖存器(31)的是clk—信號的反向信號；
第二待切換信號連接到第二D觸發(fā)器(12)、第二鎖存器(32)的clk端、 第三與門的輸入端以及第二時鐘檢測模塊(71)的輸入端；其中，接入第二鎖 存器的是clk_l信號的反向信號；
該第一D觸發(fā)器(11)的Q端連接到第一選4奪器(61)的第二輸入端，第一 選擇器(61 )的選擇端與第一時鐘檢測模塊(72)的輸出端連接，第一選擇 器(61)的輸出端連接到第二D觸發(fā)器(12)、雙D觸發(fā)器(13)的D端、或非門 (4 )的輸入端及第三選擇器(63 )的第一輸入端；其中接入第三選擇器(63 ) 的是第一選擇器(61)輸出端信號的反向信號，或非門(4)的另一輸入端 則與第二 D觸發(fā)器(12 )的Q端相連，而其輸出端則連接到第二鎖存器(32 ) 的D端，第三選擇器(63)的第二輸入端與第二鎖存器(32)的Q端 連 接，其選擇端與第二時鐘檢測模塊(71)的輸出端連接；
第一與門(21)的另一輸入端與雙D觸發(fā)器(13)的Q端連接，其輸 出端則連接到第一鎖存器(31)的D端，第一鎖存器(31)的Q端接入第 二選擇器(62)的第二輸入端；
第二與門(22)的另一輸入端與第二選擇器(62)的輸出端連接，其輸 出端連接到或門(5)的輸入端；
第三與門(23)的另一輸入端與第三選擇器(63)的輸出端連接，其輸 出端連接到或門(5)的另一輸入端；
該或門(5)的輸出端是該時鐘動態(tài)切換電路的輸出端。
進一步地，第一時鐘檢測模塊若檢測到第一待切換時鐘信號正常跳變， 第一選擇器輸出第一 D觸發(fā)器Q端的信號，否則第一選擇器輸出時鐘切換 選擇信號。
進一步地，第一時鐘檢測模塊若檢測到第一待切換時鐘信號正常跳變， 第二選擇器輸出第一鎖存器Q端的信號，否則第二選擇器輸出時鐘切換選擇信號。
進一步地，第二時鐘檢測模塊若檢測到第二待切換時鐘信號正常跳變， 第三選擇器輸出第二鎖存器Q端的信號，否則第三選擇器輸出第一選擇器 輸出信號的反向信號。
進一步地，時鐘檢測模塊輸出結(jié)果為l表示被測時鐘信號存在，輸出結(jié) 果為O表示被測時鐘信號出現(xiàn)故障，第一、第二及第三選擇器的第一輸入端 為0端，第二輸入端為1端。
進一步地，時鐘檢測模塊輸出結(jié)果為o表示被測時鐘信號存在，輸出結(jié)
果為l表示被測時鐘信號出現(xiàn)故障，第一、第二及第三選擇器的第一輸入端
為1端，第二輸入端為o端。
進一步地，時鐘檢測模塊由兩個計數(shù)器、兩個計數(shù)結(jié)構(gòu)檢測子模塊及一 個或非門實現(xiàn)，其中兩計數(shù)器均接入一參考時鐘信號，并分別接入正反兩向 被測時鐘信號，兩計數(shù)器的輸出端分別連接兩計數(shù)結(jié)果檢測子模塊，計數(shù)結(jié) 果檢測子模塊的輸出端連接至或非門，由或非門輸出最終檢測結(jié)杲。
進一步地，第一、第二時鐘檢測模塊接入的參考時鐘信號的頻率是根據(jù) 被檢測的待切換時鐘信號確定的。
進一步地，該電路包括多級切換電路以實現(xiàn)多個待切換信號的切換，各 級電路采用級聯(lián)方式連接，前一級切換電路的輸出時鐘信號是本級切換電路 的其中 一個待切換時鐘信號。
相較于現(xiàn)有技術，本發(fā)明無毛刺切換電路是純數(shù)字電路，通過時鐘檢測 模塊對待切換時鐘信號是否正常跳變的檢測，根據(jù)檢測結(jié)果對切換電路進行 控制，從而保證在待切換時鐘中出現(xiàn)錯誤時也能可靠切換到所需的時鐘，能 夠?qū)Σ煌l率的時鐘進行無毛刺切換。


圖1是現(xiàn)有技術三無尖脈沖的時鐘脈沖轉(zhuǎn)換結(jié)構(gòu)圖。
圖2是現(xiàn)有技術四快速無毛剌的時鐘倒換裝置結(jié)構(gòu)圖。 圖3是現(xiàn)有技術四快速無毛刺的時鐘倒換裝置的波形圖。圖4是現(xiàn)有技術五型時鐘動態(tài)切換電路結(jié)構(gòu)圖。
圖5是現(xiàn)有技術五新型時鐘動態(tài)切換電路的波形圖。
圖6是本發(fā)明時鐘切換電路結(jié)構(gòu)框圖。
圖7是本發(fā)明時鐘切換電路中的時鐘檢測模塊電路框圖。
圖8是本發(fā)明時鐘切換電路圖。
圖9是本發(fā)明時鐘切換電路仿真波形圖。
圖IO是實現(xiàn)三個時鐘切換的時鐘切換電路框圖。
具體實施例方式
本發(fā)明無毛刺時鐘切換電路包括兩個時鐘檢測模塊及一 時鐘切換模塊， 兩時鐘檢測模塊分別用于檢測兩待切換時鐘信號是否出現(xiàn)故障，時鐘切換模 塊用于根據(jù)兩時鐘檢測模塊的時鐘檢測結(jié)果選擇切換信號和時鐘輸出使能 信號，以確保進行切換時，該電路輸出正確的切換時鐘信號。
以下結(jié)合附圖對時鐘檢測模塊和時鐘切換模塊進行詳細說明。
時鐘檢測模塊能夠?qū)崟r的檢測待切換時鐘狀態(tài)，靈敏的檢測出待切換時 鐘是否跳變，即在時鐘出現(xiàn)故障后能很快地檢測出來，如圖7所示，時鐘檢 測模塊通過可編程邏輯器件實現(xiàn)，包括兩個計數(shù)器、兩個計數(shù)結(jié)構(gòu)檢測子模 塊及一個或非門，其中兩計數(shù)器均接入一參考時鐘信號，并分別接入正反兩 向被測時鐘信號，兩計數(shù)器的輸出端分別連接兩計數(shù)結(jié)果檢測子模塊，計數(shù) 結(jié)果檢測子模塊的輸出端連接至或非門，由或非門輸出最終檢測結(jié)果。
計數(shù)器1和計數(shù)器2是兩個單向不循環(huán)的計數(shù)器，根據(jù)參考時鐘計數(shù)， 根據(jù)被測時鐘清零， 一個高電平清零，另一個低電平清零，其中直接接入被 測時鐘信號，計數(shù)器2通過反相器接入被測時鐘信號。
如果被測時鐘存在，則兩個計數(shù)器將不停的被交替清零，永遠不會計到 最大值，如果被測時鐘丟失了，無論是停在高電平還是低電平，必將有一個 計數(shù)器計到最大值；
兩個計數(shù)結(jié)果檢測子模塊是完全相同的，是由一個比較器實現(xiàn)的，當比較器的輸入值等于最大值，則計數(shù)結(jié)果;f全測子;f莫塊輸出高電平，當比較器的 輸入不等于最大值，則計數(shù)結(jié)果檢測子模塊輸出低電平。
兩個計數(shù)結(jié)果檢測模塊的輸出經(jīng)過一個或非門后，作為整個時鐘檢測電 路的輸出，如果其中一個計數(shù)結(jié)果檢測子模塊輸出是高電平，則整個時鐘檢 測電路的輸出是低電平，表明待切換時鐘信號不存在，有故障，從而達到實 時、靈每t的檢測時鐘有無的目的。
其中參考時鐘信號通過晶振產(chǎn)生，兩個時鐘檢測模塊分別接入兩個參考 時鐘信號，參考時鐘信號頻率根據(jù)被測待切換時鐘信號確定。
以上時鐘4企測才莫塊是才艮據(jù)專利申請?zhí)枮镃N200420009097的時鐘;險測裝 置實現(xiàn)的，當然也可以采用別的方式實現(xiàn)。
時鐘切換模塊如圖8所示，圖中11、 12是D觸發(fā)器；13是雙D觸發(fā)器； 21、 22、 23是與門；31、 32是鎖存器;4是或非門;5是或門;61、 62、 63 是二選一選擇器；71、 72是時鐘檢測電路；輸入信號加上小圈表示信號取 反。
以下對時鐘切換模塊進行詳細說明。
時鐘切換選擇信號switch一0分別連接到第一 D觸發(fā)器11的D端、第一 與門21的輸入端、第一選擇器61的0端及第二選擇器62的0端；
第一待切換信號clk—O分別連接到第一D觸發(fā)器11、雙D觸發(fā)器13、 第一鎖存器31的clk端、第二與門22的輸入端及第一時鐘檢測模塊72的 輸入端；其中接入第一鎖存器31的是clk一信號的反向信號；
第二待切換信號elk—1分別連接到第二 D觸發(fā)器12、第二鎖存器32的 clk端、第三與門的輸入端以及第二時鐘檢測模塊71的輸入端；其中，接入 第二鎖存器的是clk—1信號的反向信號；
該第一D觸發(fā)器11的Q端連接到第一選擇器61的1端，第一選擇器 61的選擇端與第一時鐘檢測模塊72的輸出端連接，第一選擇器61的輸出 端連接到第二D觸發(fā)器12、雙D觸發(fā)器13的D端、或非門4的輸入端及 第三選擇器63的0端；其中接入第三選擇器63的是第一選擇器61輸出端
10信號的反向信號，或非門4的另 一輸入端則與第二 D觸發(fā)器12的Q端相連， 而其輸出端則連接到第二鎖存器32的D端，第三選擇器63的1端與第二 鎖存器32的Q端連接，其選擇端與第二時鐘檢測模塊71的輸出端連接；
第一與門21的另一輸入端與雙D觸發(fā)器13的Q端連接，其輸出端則 連接到第一鎖存器31的D端，第一鎖存器31的Q端接入第二選擇器62的 1端；
第二與門22的另一輸入端與第二選擇器62的輸出端連接，其輸出端連 才妄到一或門5的lt入端；
第三與門23的另一輸入端與第三選擇器63的輸出端連接，其輸出端連 接到或門5的另一輸入端；
該或門5的輸出端是該時鐘動態(tài)切換電路的輸出端。
圖8所示電路中是以'時鐘檢測模塊輸出"1"表示有時鐘正常跳變， "0"表示時鐘信號無變化，為例進行說明的，當然也可以根據(jù)'時鐘檢測 模塊輸出"0"表示有時鐘正常跳變，"1"表示時鐘信號無變化，進行電路 設計，相應的，接入各選擇器中0端和1端的信號需要互換?？傊?，時鐘切 換模塊中第一、第二及第三選擇器的輸出端的信號是由時鐘檢測模塊的檢測 結(jié)果決定的。第 一 時鐘檢測模塊檢測結(jié)果為第 一待切換時鐘信號正常跳變 時，第一選擇器輸出第一D觸發(fā)器Q端的信號，否則第一選擇器輸出時鐘 切換選擇信號；第二選擇器輸出第一鎖存器Q端的信號，否則第二選擇器 輸出時鐘切換選擇信號；第二時鐘檢測模塊檢測結(jié)果為第二待切換時鐘信號 正常跳變時，第三選擇器輸出第二鎖存器Q端的信號，否則第三選擇器輸 出第一選擇器輸出信號的反向信號。
如圖8所示，elk—0和clk—1是待切換時鐘。switch—0是時鐘切換選擇信 號，當該信號為'T，時切換到clk一O,為"0"時切換到clk—1。
時鐘檢測模塊輸出'T，表示有時鐘，"0"表示時鐘信號無變化。
elk—0—dect是clk一0的時鐘檢測輸出信號，若clk一0有時鐘信號， elk—0—dect-l，若dk—0沒有變化，出現(xiàn)故障，貝'j elk—0—dect = 0。
elk—1—dect是elk—1的時鐘檢測輸出信號，若elk—1有時鐘信號，elk—1—dect= 1,若clk—l沒有變化，出現(xiàn)故障，則clk—1—dect = 0。 ( 一 )時鐘從clk_0切換到clk—1
若將時鐘從elk—0切換到elk—1，而elk—0無變化時，有兩種情況1) elk—0 = 0; 2)clk—0=l。
1) clk—0 = 0。
此時第二與門22輸出為0，或門5的輸出僅跟第三與門23輸出有關。 switch—0 = 0,由于第一選擇器61的作用，si = switch—0 = 0，那么si—sync 在1個clk—1時鐘后為0,第三與門23的輸出將在clk—1的下一個下降沿之 后跟隨clkj變化。即或門5的輸出切換到elk—1。
2) clk—0 = 1 。
此時第二與門22的一個輸入信號由于第二選擇器62的作用等于 switch—0,為0，所以第二與門22輸出為0?；蜷T5的輸出仍然跟隨clk一l 變化，切換到clk—1上。
(二 )時鐘從clk_l切換到dk—0
若希望切換到clk—0,而clk—1無變化時，此時elk—1—dect = 0。因為切 換到elk—0， switch—0= 1,此時si = 1，所以第三選擇器63輸出為0,第三 與門23輸出為0，或門5的輸出僅跟隨clk—0變化。即切換到了clk—0。
圖9是改進后的電路仿真波形，從圖中可以看到當elk—0時鐘發(fā)生故障 時進行時鐘切換，也能及時切換到clk—1時鐘上。
以上圖示和描述都是以實現(xiàn)兩個時鐘信號的切換而設計的時鐘切換電 路，如果需要完成三個或更多個時鐘信號的切換，則可以采用級聯(lián)的方式設 計出多級時鐘切換電路，每一級切換電路都包括兩個時鐘檢測模塊和一個時 鐘切換模塊，如圖10所示，如果需要完成三個時鐘信號的切換，則第一級 切換電路的待切換時鐘信號為elk—0和clk—1,時鐘切換選擇信號為switch—0, 第二級切換電路的待切換信號為第一級切換電路的輸出時鐘信號和dk—2,
時鐘切換選擇信號為swich—1。當然如果需要完成更多個時鐘信號的切換， 則繼續(xù)依次增加級聯(lián)電路，相應地，都是由上一級時鐘輸出信號作為本級時鐘切換電路的其中 一個待切換信號。
相較于現(xiàn)有技術，本發(fā)明無毛刺切換電路是純數(shù)字電路，能夠在各種
FPGA以及ASIC中實現(xiàn)，通過時鐘檢測^t塊對待切換時鐘信號是否正常跳 變的檢測，根據(jù)檢測結(jié)果對切換電路進行控制，確保在待切換時鐘中出現(xiàn)錯 誤時也能可靠切換到所需的時鐘，能夠?qū)Σ煌l率的時鐘進行無毛刺切換。
權(quán)利要求
1、一種無毛刺時鐘切換電路，該電路包括一級或多級切換電路以實現(xiàn)對兩個或多個時鐘信號的切換，其特征在于每級切換電路包括第一、第二時鐘檢測模塊及一時鐘切換模塊，第一、第二時鐘檢測模塊分別用于檢測兩待切換時鐘信號是否出現(xiàn)故障，時鐘切換模塊用于根據(jù)兩時鐘檢測模塊的時鐘檢測結(jié)果選擇切換信號和時鐘輸出使能信號，以確保進行切換時，該電路輸出正確的切換時鐘信號。
2、 如權(quán)利要求l所述的電路，其特征在于時鐘切換模塊由第一及第 二D觸發(fā)器，雙D觸發(fā)器，第一、第二及第三與門，第一及第二鎖存器， 一或非門， 一或門及第一、第二、第三選擇器實現(xiàn)，其中，時鐘切換選擇信號連接到第一D觸發(fā)器(11)的D端、第一與門(21) 的輸入端、第一選擇器(61)的第一輸入端及第二選擇器(62)的第一輸入 端;第一待切換信號連接到第一D觸發(fā)器(11)、雙D觸發(fā)器(13)、第一 鎖存器(31 )的clk端、第二與門(22 )的輸入端及第一時鐘檢測模塊(72 ) 的輸入端；其中接入第一鎖存器(31)的是clk—信號的反向信號；第二待切換信號連接到第二 D觸發(fā)器(12)、第二鎖存器(32 )的clk端、 第三與門的輸入端以及第二時鐘檢測模塊(71)的輸入端；其中，接入第二鎖 存器的是clk—1信號的反向信號；該第一D觸發(fā)器(11)的Q端連接到第一選擇器(61)的第二輸入端，第一 選擇器(61)的選擇端與第一時鐘檢測模塊(72)的輸出端連接，第一選擇 器(61)的輸出端連接到第二D觸發(fā)器(12)、雙D觸發(fā)器(13)的D端、或非門 (4 )的輸入端及第三選擇器(63 )的第 一輸入端；其中接入第三選擇器(63 ) 的是第一選擇器(61)輸出端信號的反向信號，或非門(4)的另一輸入端 則與第二 D觸發(fā)器(12 )的Q端相連，而其輸出端則連接到第二鎖存器(32 ) 的D端，第三選擇器(63)的第二輸入端與第二鎖存器(32)的Q端 連 接，其選擇端與第二時鐘檢測模塊(71)的輸出端連接；第一與門(21)的另一輸入端與雙D觸發(fā)器(13)的Q端連接，其輸出端則連接到第一鎖存器(31)的D端，第一鎖存器(31)的Q端接入第 二選擇器(62)的第二輸入端；第二與門(22)的另一輸入端與第二選擇器(62)的輸出端連接，其輸 出端連接到或門(5)的輸入端；第三與門(23)的另一輸入端與第三選擇器(63)的輸出端連接，其輸 出端連接到或門(5)的另一輸入端；該或門(5)的輸出端是該時鐘動態(tài)切換電路的輸出端。
3、 如權(quán)利要求2所述的電路，其特征在于第一時鐘檢測模塊若檢測 到第一待切換時鐘信號正常跳變，第一選擇器輸出第一 D觸發(fā)器Q端的信 號，否則第 一選擇器輸出時鐘切換選擇信號。
4、 如權(quán)利要求2所述的電路，其特征在于第一時鐘檢測模塊若檢測 到第一待切換時鐘信號正常跳變，第二選擇器輸出第一鎖存器Q端的信號， 否則第二選擇器輸出時鐘切換選擇信號。
5、 如權(quán)利要求2所述的電路，其特征在于第二時鐘檢測模塊若檢測 到第二待切換時鐘信號正常跳變，第三選擇器輸出第二鎖存器Q端的信號， 否則第三選擇器輸出第 一選擇器輸出信號的反向信號。
6、 如權(quán)利要求2所述的電路，其特征在于時鐘檢測模塊輸出結(jié)果為 1表示被測時鐘信號存在，輸出結(jié)果為O表示被測時鐘信號出現(xiàn)故障，第一、 第二及第三選擇器的第一輸入端為0端，第二輸入端為1端。
7、 如權(quán)利要求2所述的電路，其特征在于時鐘檢測模塊輸出結(jié)果為 0表示被測時鐘信號存在，輸出結(jié)果為l表示被測時鐘信號出現(xiàn)故障，第一、 第二及第三選擇器的第一輸入端為1端，第二輸入端為0端。
8、 如權(quán)利要求l所述的電路，其特征在于時鐘檢測模塊由兩個計數(shù) 器、兩個計數(shù)結(jié)構(gòu)檢測子模塊及一個或非門實現(xiàn)，其中兩計數(shù)器均接入一參 考時鐘信號，并分別接入正反兩向被測時鐘信號，兩計數(shù)器的輸出端分別連 接兩計數(shù)結(jié)果檢測子模塊，計數(shù)結(jié)果檢測子模塊的輸出端連接至或非門，由或非門輸出最終檢測結(jié)果。
9、 如權(quán)利要求8所述的電路，其特征在于第一、第二時鐘檢測模塊 接入的參考時鐘信號的頻率是根據(jù)被檢測的待切換時鐘信號確定的。
10、 如;f又利要求1至9中任一項所述的電^^,其特;f正在于該電^^包括 多級切換電路以實現(xiàn)多個待切換信號的切換，各級電路采用級聯(lián)方式連接， 前一級切換電路的輸出時鐘信號是本級切換電路的其中一個待切換時鐘信 號。
全文摘要
本發(fā)明提供了一種無毛刺時鐘切換電路，該電路包括一級或多級切換電路以實現(xiàn)對兩個或多個時鐘信號的切換，每級切換電路包括第一、第二時鐘檢測模塊及一時鐘切換模塊，第一、第二時鐘檢測模塊分別用于檢測兩待切換時鐘信號是否出現(xiàn)故障，時鐘切換模塊用于根據(jù)兩時鐘檢測模塊的時鐘檢測結(jié)果選擇切換信號和時鐘輸出使能信號。本發(fā)明通過時鐘檢測模塊對待切換時鐘信號是否正常跳變的檢測，根據(jù)檢測結(jié)果對切換電路進行控制，從而保證在待切換時鐘出現(xiàn)錯誤時也能可靠切換到所需的時鐘。
文檔編號H03K19/173GK101526829SQ20081000809
公開日2009年9月9日 申請日期2008年3月6日 優(yōu)先權(quán)日2008年3月6日
發(fā)明者姜鐵君, 慶 張, 閆曉艷 申請人:中興通訊股份有限公司