專利名稱：一種獲取振蕩器的控制信號(hào)的方法、裝置和一種鎖相環(huán)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電學(xué)領(lǐng)域，特別涉及一種獲取振蕩器的控制信號(hào)的方法、裝置和一種鎖相環(huán)。
背景技術(shù)：
鎖相環(huán)(PLL, Phase Lock Loop)技術(shù)由于具有頻率準(zhǔn)確跟蹤功能、良好窄帶高頻跟蹤功 能、良好的帶通濾波功能、良好門(mén)限效應(yīng)以及易集成化，數(shù)字化等特點(diǎn)，因此，被廣泛應(yīng)用 于通信、導(dǎo)航、廣播與電視通信、儀器儀表測(cè)量、數(shù)字信號(hào)處理及國(guó)防技術(shù)領(lǐng)域。參見(jiàn)圖1 提供了 PLL功能框圖，PLL主要由鑒相器(PFD， Phase-Frequency Detector)、環(huán)路濾波器 (LPF, Loop Filter)、壓控振蕩器(VCXO， Voltage Controlled Crystal Oscillator)組成。 其中，pro是一種相位比較裝置，用于比較輸入?yún)⒖紩r(shí)鐘信號(hào)和VCXO輸出時(shí)鐘信號(hào)的相位， 得到相差信號(hào)，并將相差信號(hào)發(fā)送到LPF，其中，相差信號(hào)反映了輸入?yún)⒖紩r(shí)鐘信號(hào)和VCXO 輸出時(shí)鐘信號(hào)的頻率差異；LPF是一個(gè)低通濾波器，用于濾除相差信號(hào)中的高頻成分和噪聲 后，得到壓控電壓，并將壓控電壓發(fā)送到VCX0; VCX0是一個(gè)電壓一頻率轉(zhuǎn)換器，用于利用收 到的壓控電壓控制輸出時(shí)鐘信號(hào)的頻率，使輸出時(shí)鐘信號(hào)的頻率向輸入?yún)⒖紩r(shí)鐘信號(hào)的頻率
靠攏，直到頻差消失，相位鎖定，其中，為了便于比較輸入?yún)⒖紩r(shí)鐘信號(hào)和vcxo輸出時(shí)鐘信 號(hào)的相位，PLL中通常會(huì)包括分頻器，用于通過(guò)分頻器獲取輸入?yún)⒖紩r(shí)鐘信號(hào)和VCXO輸出時(shí) 鐘信號(hào)的頻率的最小公約數(shù)。
參見(jiàn)圖2，提供了 PLL電路原理示意圖，PFD和分頻器由CPLD (Complex Programmable Logic Device,復(fù)雜可編程邏輯器件)/FPGA (Field-Programmable Gate Array,現(xiàn)場(chǎng)可編程門(mén)陣)實(shí) 現(xiàn)，首先對(duì)輸入?yún)⒖紩r(shí)鐘信號(hào)進(jìn)行1/M分頻后得到的參考時(shí)鐘信號(hào)R (或稱為參考時(shí)鐘源)， 對(duì)VCX0輸出時(shí)鐘信號(hào)進(jìn)行1/N分頻得到的本地時(shí)鐘信號(hào)V (或稱為本地時(shí)鐘源)，其中，M和 N為PLL的分頻系數(shù)；然后，PFD將R和V的相位差檢測(cè)出來(lái)，將其轉(zhuǎn)換為相差信號(hào)；參見(jiàn)圖 3，如果V的頻率》大于R的頻率^，這時(shí)V的相位超前于R，由PFD的D0WN端輸出該相差 信號(hào)；如果V的頻率^小于R的頻率厶，這時(shí)R的相位超前于V，由PFD的UP端輸出該相 差信號(hào)。LPF接收到來(lái)自相差信號(hào)后，將該相差信號(hào)平滑為直流電壓信號(hào)(或稱為壓控 電壓，通常為VCXO的中心頻率點(diǎn)對(duì)應(yīng)的電壓值人VCX0接收到&G人由于VCX0的輸出時(shí)鐘信號(hào)頻率/和〃c "J是線性變化(w = w。 +《。f/c (0 ，其中w為角頻率，w = 2;r/ ; &為VCX0 的控制靈敏度)，所以用〃c"J控制VCXO的輸出時(shí)鐘信號(hào)頻率，從而實(shí)現(xiàn)了 PLL的相位鎖定 功能。
對(duì)于PLL而言，VCXO的振蕩頻率會(huì)影響到輸出時(shí)鐘信號(hào)頻率的精度，為了獲得較高的輸 出時(shí)鐘信號(hào)的頻率的精度，通常VCXO需要工作在其中心頻率點(diǎn)對(duì)應(yīng)的標(biāo)稱振蕩頻率值。例如， 對(duì)于一個(gè)155. 52MHz的壓控振蕩器(型號(hào)ENE3219A)，當(dāng)〃c&J為1. 65V時(shí)，VCXO工作在中 心頻率點(diǎn)，其輸出振蕩頻率為155.52MHz(VCX0的標(biāo)稱值)；當(dāng)PLL失去參考時(shí)鐘信號(hào)，會(huì)導(dǎo) 致LPF輸出電壓"ca^的電壓值為L(zhǎng)PF中的AMP (Amplifier,運(yùn)算放大器)輸出的最大電壓值 (一般為3. 3V左右)或者最小電壓值(一般為0V左右)，會(huì)相應(yīng)的造成VCXO的輸出頻率與標(biāo)稱 值的偏差分別為100ppm和—lOOppm (ppm為百萬(wàn)分之一)。
發(fā)明人在實(shí)現(xiàn)本發(fā)明時(shí)發(fā)現(xiàn)，在電路應(yīng)用PLL時(shí)，系統(tǒng)通常希望得到VCXO工作在其中心 頻率點(diǎn)，從而獲取到較高的時(shí)鐘精度，以期到達(dá)最優(yōu)的系統(tǒng)性能，如果PLL失去了參考時(shí)鐘 源后，不能保證VCXO振蕩在中心頻率點(diǎn)，VCXO的輸出振蕩頻率與其標(biāo)稱值偏差開(kāi)始增大， 劣化時(shí)鐘精度，進(jìn)而影響整個(gè)系統(tǒng)的工作穩(wěn)定性，如引起傳輸系統(tǒng)的誤碼等，使系統(tǒng)不能達(dá) 到預(yù)期的性能要求。

發(fā)明內(nèi)容
為了當(dāng)PLL在失去參考時(shí)鐘源時(shí)，還能保證VCXO振蕩在中心頻率點(diǎn)，本發(fā)明實(shí)施例提供 了一種獲取振蕩器的控制信號(hào)的方法、裝置和一種鎖相環(huán)。所述技術(shù)方案如下
一種獲取振蕩器的控制信號(hào)的方法，所述方法包括
通過(guò)設(shè)置鎖相環(huán)的控制器，獲取所述控制器的輸出信號(hào)；所述鎖相環(huán)的環(huán)路濾波器接收 所述輸出信號(hào)，對(duì)所述輸出信號(hào)進(jìn)行處理獲取到所述鎖相環(huán)的振蕩器的中心頻率點(diǎn)對(duì)應(yīng)的控 制信號(hào)。
一種獲取振蕩器的控制信號(hào)的裝置，所述裝置包括 設(shè)置模塊，用于設(shè)置鎖相環(huán)的控制器，獲取所述控制器的輸出信號(hào)； 獲取模塊，用于接收所述輸出信號(hào)，對(duì)所述輸出信號(hào)進(jìn)行處理獲取到所述鎖相環(huán)的振蕩 器的中心頻率點(diǎn)對(duì)應(yīng)的控制信號(hào)。
一種鎖相環(huán)，所述鎖相環(huán)包括
控制器，用于提供所述鎖相環(huán)的環(huán)路濾波器的信號(hào)；
環(huán)路濾波器，用于接收所述控制器提供的信號(hào)，對(duì)所述信號(hào)進(jìn)行處理獲取到所述鎖相環(huán)的振蕩器的中心頻率點(diǎn)對(duì)應(yīng)的控制信號(hào)；
振蕩器，用于接收所述控制信號(hào)，根據(jù)所述控制信號(hào)，產(chǎn)生所述鎖相環(huán)的輸出時(shí)鐘信號(hào)。 本發(fā)明實(shí)施例提供的技術(shù)方案的有益效果是
利用了鎖相環(huán)電路本身自帶的功能單元運(yùn)算放大器，通過(guò)CPLD/FPGA的控制，實(shí)現(xiàn)了在 鎖相環(huán)電路失去參考時(shí)鐘源的情況下，獲取穩(wěn)定的壓控電壓，從而使VCXO在其中心頻率點(diǎn)振 蕩，保證VCXO輸出時(shí)鐘信號(hào)的質(zhì)量，達(dá)到系統(tǒng)性能要求，并實(shí)現(xiàn)了對(duì)了已有電路的最大利用， 節(jié)約了成本。


圖1是現(xiàn)有技術(shù)提供的PLL功能框圖2是現(xiàn)有技術(shù)提供的PLL電路原理示意圖3是現(xiàn)有技術(shù)提供的PLL的相差信號(hào)輸出示意圖4是本發(fā)明實(shí)施例1提供的改進(jìn)數(shù)字PLL電路原理示意圖5是本發(fā)明實(shí)施例1提供的獲取振蕩器的控制信號(hào)的方法流程圖6是本發(fā)明實(shí)施例1提供的運(yùn)算放大器輸出端電路示意圖7是本發(fā)明實(shí)施例3提供的獲取振蕩器的控制信號(hào)的裝置示意圖8是本發(fā)明實(shí)施例4提供的鎖相環(huán)示意圖9是本發(fā)明實(shí)施例5提供的鎖相環(huán)另一示意圖10是本發(fā)明實(shí)施例6提供的鎖相環(huán)第三示意圖。
具體實(shí)施例方式
為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本發(fā)明實(shí)施方式作進(jìn) 一步地詳細(xì)描述。
本發(fā)明實(shí)施例提供的技術(shù)方案，在PLL失去參考時(shí)鐘源情況下，通過(guò)設(shè)置所述鎖相環(huán)的
外接輸入和所述鎖相環(huán)的鑒相器的輸出，獲取到鎖相環(huán)的振蕩器的中心頻率點(diǎn)對(duì)應(yīng)的控制信
號(hào)，保證了 vcxo工作在中心頻率點(diǎn)，從而得到期望精度的輸出時(shí)鐘信號(hào)頻率，其中，方法包
括
通過(guò)設(shè)置鎖相環(huán)的控制器，獲取控制器的輸出信號(hào)；鎖相環(huán)的環(huán)路濾波器接收輸出信號(hào)，
對(duì)輸出信號(hào)進(jìn)行處理獲取到鎖相環(huán)的振蕩器的中心頻率點(diǎn)對(duì)應(yīng)的控制信號(hào)。
其中，控制器可以為CPLD/FPGA等可編程邏輯器件，針對(duì)本發(fā)明實(shí)施例所涉及的鎖相環(huán)中的控制器，在通過(guò)設(shè)置該控制器獲取控制器的輸出信號(hào)時(shí)，相應(yīng)地，可以有多種選擇方式， 例如
當(dāng)鎖相環(huán)引入外接輸入?yún)⒖紩r(shí)鐘源信號(hào)，該鎖相環(huán)的控制器可以對(duì)鎖相環(huán)引入的外接輸 入?yún)⒖紩r(shí)鐘源信號(hào)進(jìn)行處理，從而根據(jù)該外接輸入?yún)⒖紩r(shí)鐘源信號(hào)，產(chǎn)生滿足該鎖相環(huán)的振 蕩器需要的輸出信號(hào)；該鎖相環(huán)的控制器也可以利用自身的可編程邏輯控制功能，通過(guò)編程 等方式獲取該控制器的輸出信號(hào)，從而滿足該鎖相環(huán)的振蕩器的需要，給用戶提供了實(shí)現(xiàn)鎖 相環(huán)功能的多種選擇方式。
下面針對(duì)本發(fā)明實(shí)施例提供的技術(shù)方案，以多個(gè)實(shí)施例進(jìn)行說(shuō)明
本發(fā)明實(shí)施例1以在鎖相環(huán)中應(yīng)用較常見(jiàn)的壓控振蕩器為例進(jìn)行說(shuō)明，利用PLL自帶的
運(yùn)算放大器，通過(guò)其輸入內(nèi)阻和外接電阻分壓的形式，實(shí)現(xiàn)了 vcxo輸入端電壓恒定。
實(shí)施例1
本發(fā)明實(shí)施例提供了一種獲取振蕩器的控制信號(hào)的方法，參見(jiàn)圖4，為應(yīng)用本發(fā)明實(shí)施
例提供的方法得到的改進(jìn)PLL電路原理示意圖，在LPF的輸出端增加外接電阻R4， R4的輸入 端引入CPLD/FGPA，從而有效實(shí)現(xiàn)了PLL失去參考時(shí)鐘源時(shí)，保證VCXO工作在中心頻率點(diǎn)的 目的。參見(jiàn)圖5，為本發(fā)明實(shí)施例提供的獲取振蕩器的控制信號(hào)的方法流程圖，該方法包括 內(nèi)容如下
101:通過(guò)預(yù)設(shè)在CPLD/FGPA的檢測(cè)命令，定時(shí)檢測(cè)PLL的參考時(shí)鐘源。
102: CPLD/FGPA判斷是否PLL丟失外接參考時(shí)鐘源；如果是，執(zhí)行104;否則，則執(zhí)行
103。
其中，CPLD/FPGA在進(jìn)行時(shí)鐘檢測(cè)時(shí)，首先通過(guò)將被檢測(cè)的時(shí)鐘信號(hào)引入CPLD/FPGA;然 后，在CPLD/FPGA內(nèi)部，利用預(yù)設(shè)的檢測(cè)程序，根據(jù)被檢測(cè)的時(shí)鐘信號(hào)的上升沿進(jìn)行判斷， 如果在預(yù)設(shè)的時(shí)間(具體的大小可根據(jù)需要進(jìn)行設(shè)置)檢測(cè)不到時(shí)鐘信號(hào)的上升沿，則認(rèn)為 時(shí)鐘信號(hào)不存在，出現(xiàn)了時(shí)鐘丟失；反之，則認(rèn)為時(shí)鐘信號(hào)存在，沒(méi)有出現(xiàn)時(shí)鐘丟失。本發(fā) 明實(shí)施例不限制進(jìn)行時(shí)鐘檢測(cè)的方式，任何能判斷出時(shí)鐘是否丟失的實(shí)現(xiàn)方法都在本發(fā)明實(shí) 施例涵蓋的范圍內(nèi)。
103:通過(guò)預(yù)設(shè)在CPLD/FPGA中的設(shè)置命令，設(shè)置R4的輸入端為高阻態(tài)。由于，設(shè)置R4 的輸入端為高阻態(tài)等同于CPLD/FPGA與R4斷開(kāi)；此時(shí)，VCX0輸出時(shí)鐘頻率跟蹤參考時(shí)鐘源 的參考時(shí)鐘頻率，實(shí)現(xiàn)鎖相功能。104:通過(guò)預(yù)設(shè)在CPLD/FPGA的設(shè)置命令，設(shè)置PFD的UP端輸出為0，設(shè)置DOWN端輸出 為l，并設(shè)置R4的輸入端為高電平，從而獲取輸入VCXO的穩(wěn)定的^&人當(dāng)設(shè)置PFD的UP端為0， DOWN端為1后，此時(shí)LPF相當(dāng)于一個(gè)由運(yùn)算放大器構(gòu)成電壓比 較器，電壓比較器"+ "端輸入為0，"一"端輸入為l，電壓比較器的輸出結(jié)果為O，此時(shí)， 運(yùn)算放大器的輸出端處于灌電流狀態(tài)，由于R4的輸入端為高電平，運(yùn)算放大器輸出端和R4 形成對(duì)地通路。參見(jiàn)圖6，為本發(fā)明實(shí)施例提供的運(yùn)算放大器輸出端電路示意圖。當(dāng)運(yùn)算放大器的輸出 端處于灌電流狀態(tài)時(shí)，Q7導(dǎo)通，此時(shí)Q7相當(dāng)于一個(gè)導(dǎo)通電阻RO (數(shù)量級(jí)為50歐-200歐)； 由于R4的輸入端為高電平電壓(如設(shè)置為1.8V、 2.5V或3.3V等，具體設(shè)置時(shí)需要根據(jù) CPLD/FPGA的管腳屬性確定)，此時(shí)R4和R3+R0對(duì)該高電平電壓進(jìn)行分壓，通過(guò)控制R4和 R3+R0，以及高電平電壓之間的分壓關(guān)系，在VCXO的輸入端得到一個(gè)穩(wěn)定的^&人從而實(shí) 現(xiàn)VCXO工作在中心頻率點(diǎn)，保證VCXO輸出時(shí)鐘信號(hào)的質(zhì)量，達(dá)到系統(tǒng)性能要求。例如，對(duì)于標(biāo)稱值為155.52MHz的VCXO，在失去參考時(shí)鐘信號(hào)時(shí)，為了保證其振蕩在中 心頻率點(diǎn)，希望得到1. 65V的Uc(t)，如果設(shè)置的CPLD的輸出電壓是3. 3V，由于在鎖相環(huán)中， LPF中的R3的值是2KQ (千歐)，通過(guò)計(jì)算和實(shí)際測(cè)試獲取到當(dāng)R4的取值為1. 2 KQ時(shí)，能 夠在VCXO的輸入端得到1. 65V的壓控電壓。于是，實(shí)現(xiàn)了通過(guò)控制R4和R3+R0，以及高電 平電壓之間的分壓關(guān)系，得到穩(wěn)定的Uc(t)，保證VCXO工作在其中心頻率點(diǎn)的目的，有效地 確保了系統(tǒng)的時(shí)鐘精度。本發(fā)明實(shí)施例不限制R4、 R3、 R0以及高電平電壓的具體取值大小，只要設(shè)置后滿足得到 使VCX0工作在中心頻率點(diǎn)〃c即可。本發(fā)明實(shí)施例利用了鎖相環(huán)電路本身自帶的功能單元運(yùn)算放大器，通過(guò)增加了一個(gè)電阻 R4和一個(gè)CPLD/FPGA引腳，實(shí)現(xiàn)了在鎖相環(huán)電路失去參考時(shí)鐘源的情況下，獲取穩(wěn)定的壓控 電壓，從而使VCX0在其中心頻率點(diǎn)振蕩，保證VCX0輸出時(shí)鐘信號(hào)的質(zhì)量，達(dá)到系統(tǒng)性能要 求，并實(shí)現(xiàn)了對(duì)了已有電路的最大利用，節(jié)約了成本。實(shí)施例2本發(fā)明實(shí)施例提供了一種獲取振蕩器的控制信號(hào)的方法，該方法內(nèi)容如下 首先，通過(guò)預(yù)設(shè)在CPLD/FGPA的檢測(cè)命令，定時(shí)檢測(cè)PLL的參考時(shí)鐘源。 然后，當(dāng)檢測(cè)到PLL的參考時(shí)鐘源信號(hào)丟失后，通過(guò)預(yù)設(shè)在CPLD/FPGA的程序，控制PFD 的UP/D0WN輸出端，使UP/DOWN輸出特定擁有占空比的脈沖信號(hào)，其中，該脈沖信號(hào)通過(guò)LPF的運(yùn)算放大器后，可以在LPF的R3的輸出端獲取到VCX0的輸入端的穩(wěn)定的〃cW，例如， 控制PDF的UP端輸出為0，控制PDF的DOWN端輸出占空比為W的脈沖信號(hào)，UP端和DO麗端 輸入到LPF后，通過(guò)LPF提供的積分運(yùn)算功能對(duì)該脈沖信號(hào)進(jìn)行處理后，獲取到使VCXO工作 在中心頻率點(diǎn)的〃c"入于是實(shí)現(xiàn)了實(shí)現(xiàn)VCXO工作在中心頻率點(diǎn)，保證VCXO輸出時(shí)鐘信號(hào) 的質(zhì)量，達(dá)到系統(tǒng)性能要求。本發(fā)明實(shí)施例利用了鎖相環(huán)電路本身自帶的功能單元運(yùn)算放大器，通過(guò)CPLD/FPGA控制 PFD的UP/DOWN輸出端，獲取到脈沖信號(hào)，實(shí)現(xiàn)了在鎖相環(huán)電路失去參考時(shí)鐘源的情況下， 獲取穩(wěn)定的壓控電壓，從而使VCXO在其中心頻率點(diǎn)振蕩，保證VCXO輸出時(shí)鐘信號(hào)的質(zhì)量， 達(dá)到系統(tǒng)性能要求，并實(shí)現(xiàn)了對(duì)了已有電路的最大利用，節(jié)約了成本。實(shí)施例3參見(jiàn)圖7，本發(fā)明實(shí)施例提供了獲取振蕩器的控制信號(hào)的裝置，裝置包括 設(shè)置模塊，用于設(shè)置鎖相環(huán)的控制器，獲取控制器的輸出信號(hào)；獲取模塊，用于接收輸出信號(hào)，對(duì)輸出信號(hào)進(jìn)行處理獲取到鎖相環(huán)的振蕩器的中心頻率 點(diǎn)對(duì)應(yīng)的控制信號(hào)。其中，振蕩器具體為壓控振蕩器，設(shè)置模塊具體為設(shè)置單元，用于設(shè)置鎖相環(huán)的壓控振蕩器的輸入端的外接輸入為高電平和設(shè)置鎖相環(huán)的 控制器的輸出，使鎖相環(huán)的環(huán)路濾波器的運(yùn)算放大器的輸出端處于灌電流狀態(tài)；通過(guò)在輸入 端預(yù)設(shè)的外接電阻對(duì)高電平分壓獲取鎖相環(huán)的壓控振蕩器的中心頻率點(diǎn)對(duì)應(yīng)的壓控電壓。其中，設(shè)置模塊還可以具體為設(shè)置單元，用于設(shè)置鎖相環(huán)的控制器，獲取脈沖信號(hào)。 進(jìn)一步地，裝置還包括判斷模塊，用于判斷鎖相環(huán)是否丟失外接參考時(shí)鐘信號(hào)。外接輸入設(shè)置單元，用于當(dāng)判斷模塊判斷的結(jié)果為否時(shí)，設(shè)置外接輸入為高阻態(tài)使外接 輸入和鎖相環(huán)斷開(kāi)連接。本發(fā)明實(shí)施例提供的獲取振蕩器的控制信號(hào)的裝置，利用了鎖相環(huán)電路本身自帶的功能單元運(yùn)算放大器，通過(guò)增加了一個(gè)預(yù)設(shè)外接電阻和一個(gè)CPLD/FPGA引腳或者通過(guò)鎖相環(huán)的鑒相器的輸出，實(shí)現(xiàn)了在鎖相環(huán)電路失去參考時(shí)鐘源的情況下，獲取穩(wěn)定的壓控電壓，從而使VCXO在其中心頻率點(diǎn)振蕩，保證VCXO輸出時(shí)鐘信號(hào)的質(zhì)量，達(dá)到系統(tǒng)性能要求，并實(shí)現(xiàn)了 對(duì)了已有電路的最大利用，節(jié)約了成本。實(shí)施例4參見(jiàn)圖8，本發(fā)明實(shí)施例提供了一種鎖相環(huán)，鎖相環(huán)包括 控制器，用于提供鎖相環(huán)的環(huán)路濾波器的信號(hào)；環(huán)路濾波器，用于接收控制器提供的信號(hào)，對(duì)信號(hào)進(jìn)行處理獲取到鎖相環(huán)的振蕩器的中 心頻率點(diǎn)對(duì)應(yīng)的控制信號(hào)；振蕩器，用于接收控制信號(hào)，根據(jù)控制信號(hào)，產(chǎn)生鎖相環(huán)的輸出時(shí)鐘信號(hào)。其中，控制器還用于判斷鎖相環(huán)是否丟失外接參考時(shí)鐘信號(hào)，具體實(shí)現(xiàn)時(shí)，控制器具體為可編程邏輯器件如CPLD/FPGA等，振蕩器具體為壓控振蕩器，相應(yīng)地，控制信號(hào)為壓控電壓信號(hào)。本發(fā)明實(shí)施例提供的鎖相環(huán)，還可以包括分頻器，用于對(duì)參考時(shí)鐘信號(hào)和和振蕩器的輸 出信號(hào)進(jìn)行分頻，獲取控制器的輸入信號(hào)。實(shí)施例5參見(jiàn)圖9，本發(fā)明實(shí)施例提供了一種鎖相環(huán)，鎖相環(huán)包括 控制器，用于提供鎖相環(huán)的環(huán)路濾波器的信號(hào)；環(huán)路濾波器，用于接收控制器提供的信號(hào)，對(duì)信號(hào)進(jìn)行處理獲取到鎖相環(huán)的振蕩器的中 心頻率點(diǎn)對(duì)應(yīng)的控制信號(hào)振蕩器，用于接收控制信號(hào)，根據(jù)控制信號(hào)，產(chǎn)生鎖相環(huán)的輸出時(shí)鐘信號(hào)； 預(yù)設(shè)電阻，用于接收控制器提供的設(shè)置信號(hào)；相應(yīng)地，控制器具體用于設(shè)置鎖相環(huán)的振蕩器的輸入端的外接輸入為高電平以及設(shè)置 鎖相環(huán)的控制器的輸出，使鎖相環(huán)的環(huán)路濾波器的運(yùn)算放大器的輸出端處于灌電流狀態(tài)；還 用于提供預(yù)設(shè)電阻的設(shè)置信號(hào)。其中，控制器還用于判斷鎖相環(huán)是否丟失外接參考時(shí)鐘信號(hào)，其中，該鎖相環(huán)還包括-分頻器，用于對(duì)參考時(shí)鐘信號(hào)和振蕩器的輸出信號(hào)進(jìn)行分頻，獲取控制器的輸入信號(hào)。 具體實(shí)現(xiàn)時(shí)，控制器具體為可編程邏輯器件如CPLD/FPGA等，振蕩器具體為壓控振蕩器等，相應(yīng)地，控制信號(hào)為壓控電壓信號(hào)。本發(fā)明實(shí)施例提供的鎖相環(huán)，利用了鎖相環(huán)電路本身自帶環(huán)路濾波器中的功能單元運(yùn)算放大器，通過(guò)增加了一個(gè)預(yù)設(shè)外接電阻和一個(gè)CPLD/FPGA引腳，實(shí)現(xiàn)了在鎖相環(huán)電路失去參考時(shí)鐘源的情況下，獲取穩(wěn)定的壓控電壓，從而使VCXO在其中心頻率點(diǎn)振蕩，保證VCX0輸 出時(shí)鐘信號(hào)的質(zhì)量，達(dá)到系統(tǒng)性能要求，并實(shí)現(xiàn)了對(duì)了已有電路的最大利用，節(jié)約了成本。實(shí)施例6參見(jiàn)圖10，本發(fā)明實(shí)施例提供了一種鎖相環(huán)，鎖相環(huán)包括 控制器，用于提供鎖相環(huán)的環(huán)路濾波器的信號(hào)；環(huán)路濾波器，用于接收控制器提供的信號(hào)，對(duì)信號(hào)進(jìn)行處理獲取到鎖相環(huán)的振蕩器的中 心頻率點(diǎn)對(duì)應(yīng)的控制信號(hào)；振蕩器，用于接收控制信號(hào)，根據(jù)控制信號(hào)，產(chǎn)生鎖相環(huán)的輸出時(shí)鐘信號(hào)。控制器具體 用于提供脈沖信號(hào)。其中，控制器還用于判斷鎖相環(huán)是否丟失參考時(shí)鐘信號(hào)，控制器具體為可編程邏輯器件 如CPLD/FPGA等，振蕩器具體為壓控振蕩器，相應(yīng)地，控制信號(hào)為壓控電壓信號(hào)。 本發(fā)明實(shí)施例提供的鎖相環(huán)，還包括分頻器，用于對(duì)參考時(shí)鐘信號(hào)和壓控振蕩器的輸出信號(hào)進(jìn)行分頻，獲取控制器的輸入信號(hào)。本發(fā)明實(shí)施例提供的鎖相環(huán)，利用了鎖相環(huán)電路本身自帶環(huán)路濾波器中的功能單元運(yùn)算放大器，通過(guò)CPLD/FPGA編程提供脈沖信號(hào)，實(shí)現(xiàn)了在鎖相環(huán)電路失去參考時(shí)鐘源的情況下， 獲取穩(wěn)定的壓控電壓，從而使VCXO在其中心頻率點(diǎn)振蕩，保證VCXO輸出時(shí)鐘信號(hào)的質(zhì)量， 達(dá)到系統(tǒng)性能要求，并實(shí)現(xiàn)了對(duì)了已有電路的最大利用，節(jié)約了成本。本發(fā)明實(shí)施例中的部分步驟，可以利用軟件實(shí)現(xiàn)，相應(yīng)的軟件程序可以存儲(chǔ)在可讀取的 存儲(chǔ)介質(zhì)中，如光盤(pán)或硬盤(pán)等。以上所述僅為本發(fā)明的具體實(shí)施例，并不用以限制本發(fā)明，對(duì)于本技術(shù)領(lǐng)域的普通技術(shù) 人員來(lái)說(shuō)，凡在不脫離本發(fā)明原理的前提下，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包 含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種獲取振蕩器的控制信號(hào)的方法，其特征在于，所述方法包括通過(guò)設(shè)置鎖相環(huán)的控制器，獲取所述控制器的輸出信號(hào)；所述鎖相環(huán)的環(huán)路濾波器接收所述輸出信號(hào)，對(duì)所述輸出信號(hào)進(jìn)行處理獲取到所述鎖相環(huán)的振蕩器的中心頻率點(diǎn)對(duì)應(yīng)的控制信號(hào)。
2. 如權(quán)利要求1所述的獲取振蕩器的控制信號(hào)的方法，其特征在于，所述振蕩器具體為 壓控振蕩器，所述方法具體為通過(guò)設(shè)置所述鎖相環(huán)的振蕩器的輸入端的外接輸入為高電平以及設(shè)置所述鎖相環(huán)的控制 器的輸出，使所述鎖相環(huán)的環(huán)路濾波器的運(yùn)算放大器的輸出端處于灌電流狀態(tài)，通過(guò)所述輸 入端預(yù)設(shè)的外接電阻對(duì)所述高電平分壓獲取所述鎖相環(huán)的壓控振蕩器的中心頻率點(diǎn)對(duì)應(yīng)的壓 控電壓。
3. 如權(quán)利要求1所述的獲取振蕩器的控制信號(hào)的方法，其特征在于，所述振蕩器具體為 壓控振蕩器，所述方法具體為通過(guò)設(shè)置所述鎖相環(huán)的的控制器，獲取脈沖信號(hào)，所述鎖相環(huán)的環(huán)路濾波器的對(duì)所述脈 沖信號(hào)處理后，獲取到所述鎖相環(huán)的振蕩器的中心頻率點(diǎn)對(duì)應(yīng)的控制信號(hào)。
4. 如權(quán)利要求l所述的獲取振蕩器的控制信號(hào)的方法，其特征在于，所述通過(guò)設(shè)置鎖相 環(huán)的控制器之前，還包括判斷所述鎖相環(huán)丟失外接參考時(shí)鐘信號(hào)，當(dāng)判斷結(jié)果為是時(shí)，執(zhí)行后續(xù)步驟。
5. 如權(quán)利要求2所述的獲取振蕩器的控制信號(hào)的方法，其特征在于，所述方法還包括 當(dāng)判斷所述鎖相環(huán)沒(méi)有丟失外接參考時(shí)鐘信號(hào)時(shí)，通過(guò)設(shè)置所述外接輸入為高阻態(tài)，使所述外接輸入和所述鎖相環(huán)斷開(kāi)連接。
6. —種獲取振蕩器的控制信號(hào)的裝置，其特征在于，所述裝置包括設(shè)置模塊，用于設(shè)置鎖相環(huán)的控制器，獲取所述控制器的輸出信號(hào)；獲取模塊，用于接收所述輸出信號(hào)，對(duì)所述輸出信號(hào)進(jìn)行處理獲取到所述鎖相環(huán)的振蕩 器的中心頻率點(diǎn)對(duì)應(yīng)的控制信號(hào)。
7. 如權(quán)利要求6所述的獲取振蕩器的控制信號(hào)的裝置，其特征在于，所述振蕩器具體為壓控振蕩器，所述設(shè)置模塊具體為設(shè)置單元，用于設(shè)置所述鎖相環(huán)的壓控振蕩器的輸入端的外接輸入為高電平和設(shè)置所述鎖相環(huán)的控制器的輸出，使所述鎖相環(huán)的環(huán)路濾波器的運(yùn)算放大器的輸出端處于灌電流狀態(tài)；通過(guò)在所述輸入端預(yù)設(shè)的外接電阻對(duì)所述高電平分壓獲取所述鎖相環(huán)的壓控振蕩器的中心頻 率點(diǎn)對(duì)應(yīng)的壓控電壓。
8. 如權(quán)利要求6所述獲取振蕩器的控制信號(hào)的裝置，其特征在于，所述振蕩器具體為壓 控振蕩器，所述設(shè)置模塊具體為設(shè)置單元，用于設(shè)置所述鎖相環(huán)的控制器，獲取脈沖信號(hào)。
9. 如權(quán)利要求6所述獲取振蕩器的控制信號(hào)的裝置，其特征在于，所述裝置還包括 判斷模塊，用于判斷所述鎖相環(huán)是否丟失外接參考時(shí)鐘信號(hào)；外接輸入設(shè)置單元，用于當(dāng)所述判斷模塊判斷的結(jié)果為否時(shí)，設(shè)置所述外接輸入為高阻 態(tài)使所述外接輸入和所述鎖相環(huán)斷開(kāi)連接。
10. —種鎖相環(huán)，其特征在于，所述鎖相環(huán)包括 控制器，用于提供所述鎖相環(huán)的環(huán)路濾波器的信號(hào)；環(huán)路濾波器，用于接收所述控制器提供的信號(hào)，對(duì)所述信號(hào)進(jìn)行處理獲取到所述鎖相環(huán)的振蕩器的中心頻率點(diǎn)對(duì)應(yīng)的控制信號(hào)；振蕩器，用于接收所述控制信號(hào)，根據(jù)所述控制信號(hào)，產(chǎn)生所述鎖相環(huán)的輸出時(shí)鐘信號(hào)。
11. 如權(quán)利要求10所述的鎖相環(huán)，其特征在于，所述鎖相環(huán)還包括 預(yù)設(shè)電阻，用于接收所述控制器提供的設(shè)置信號(hào)；相應(yīng)地，所述控制器具體用于設(shè)置所述鎖相環(huán)的振蕩器的輸入端的外接輸入為高電平以及設(shè)置所述鎖相環(huán)的控制器的輸出，使所述鎖相環(huán)的環(huán)路濾波器的運(yùn)算放大器的輸出端處于灌電流狀態(tài)；還用于提供所述預(yù)設(shè)電阻的設(shè)置信號(hào)。
12. 如權(quán)利要求10所述的鎖相環(huán)，其特征在于，所述控制器具體用于提供脈沖信號(hào)。
13. 如權(quán)利要求10所述的鎖相環(huán)，其特征在于，所述控制器還用于判斷所述鎖相環(huán)是否 丟失參考時(shí)鐘信號(hào)。
14. 如權(quán)利要求10所述的鎖相環(huán)，其特征在于，所述控制器具體為可編程邏輯器件。
15. 如權(quán)利要求10所述的鎖相環(huán)，其特征在于，所述鎖相環(huán)還包括分頻器，用于對(duì)參考時(shí)鐘信號(hào)和所述振蕩器的輸出信號(hào)進(jìn)行分頻，獲取所述控制器的輸 入信號(hào)。
16. 如權(quán)利要求10所述的鎖相環(huán)，其特征在于，所述振蕩器具體為壓控振蕩器。
全文摘要
本發(fā)明公開(kāi)了一種獲取振蕩器的控制信號(hào)的方法、裝置和一種鎖相環(huán)，屬于電子領(lǐng)域。所述方法包括通過(guò)設(shè)置鎖相環(huán)的控制器，獲取所述控制器的輸出信號(hào)；所述鎖相環(huán)的環(huán)路濾波器接收所述輸出信號(hào)，對(duì)所述輸出信號(hào)進(jìn)行處理獲取到所述鎖相環(huán)的振蕩器的中心頻率點(diǎn)對(duì)應(yīng)的控制信號(hào)。所述裝置包括設(shè)置模塊和獲取模塊。一種鎖相環(huán)，包括控制器、環(huán)路濾波器、振蕩器。本發(fā)明通過(guò)利用了PLL本身自帶的功能單元運(yùn)算放大器，在PLL失去參考時(shí)鐘源的情況下，通過(guò)CPLD/FPGA控制，能夠獲取穩(wěn)定的壓控電壓，使VCXO在中心頻率點(diǎn)振蕩，保證VCXO輸出時(shí)鐘信號(hào)的質(zhì)量，達(dá)到系統(tǒng)性能要求，實(shí)現(xiàn)了對(duì)了已有電路的最大利用，節(jié)約了成本。
文檔編號(hào)H03L7/06GK101242183SQ200810007979
公開(kāi)日2008年8月13日 申請(qǐng)日期2008年2月22日 優(yōu)先權(quán)日2008年2月22日
發(fā)明者胡大雷 申請(qǐng)人:華為技術(shù)有限公司