專利名稱：振蕩電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及由于電源電壓和環(huán)境溫度引起的振蕩頻率的變動較小的振 蕩電路背景技術(shù)[專利文獻(xiàn)1]:日本特開2003-4547號公報 [專利文獻(xiàn)2]:日本特表2005-533443號公報在上述專利文獻(xiàn)l中，記栽了利用環(huán)形振蕩器的振蕩頻率隨環(huán)境溫度 而變化的特性，通過比較該環(huán)形振蕩器的振蕩頻率與晶體振蕩器的振蕩頻 率，進(jìn)行溫度輸出的溫度檢測電路。另外，在上述專利文獻(xiàn)2中，記載了構(gòu)成為利用不受電源電壓和環(huán)境 溫度的影響而提供恒定電流的恒流電路、和由該恒流電路驅(qū)動的環(huán)形振蕩 器，來輸出恒定振蕩頻率的電流控制環(huán)形振蕩器。如專利文獻(xiàn)1所記栽的那樣，公知環(huán)形振蕩器的振蕩頻率較大地依賴 于環(huán)境溫度，在專利文獻(xiàn)2中，通過使向環(huán)形振蕩器提供的電流恒定，來 實(shí)現(xiàn)其振蕩頻率的穩(wěn)定化。但是，由于環(huán)形振蕩器的振蕩頻率不僅較大地 依賴于電源電壓相關(guān)，而且還較大地依賴于環(huán)境溫度，所以單純地使供給 電流穩(wěn)定，難以實(shí)現(xiàn)完全的頻率穩(wěn)定。發(fā)明內(nèi)容本發(fā)明的目的是提供一種由于電源電壓和環(huán)境溫度引起的振蕩頻率的 變動較小的振蕩電路。本發(fā)明的振蕩電路的特征在于，具有溫度依賴電流源，基于與環(huán)境 溫度相應(yīng)而流過晶體管的電流，來輸出控制電壓；第1和第2邏輯門，其 在2個輸入信號都是第1電平時輸出第2電平的輸出信號，在該輸入信號 的至少1個是第2電平時，使該輸出信號為第1電平而輸出，該第1邏輯 門的輸出側(cè)與該第2邏輯門的第1輸入側(cè)連接，該第2邏輯門的輸出側(cè)與 該第1邏輯門的第1輸入側(cè)連接；第1延遲電路，其在上述第2邏輯門的 輸出信號從第2電平變化為第1電平時，與上述控制電壓相應(yīng)開始電容器 的充電或放電動作，在該電容器的電壓達(dá)到了依賴于環(huán)境溫度的閾值電壓 時，向上述第1邏輯門的第2輸入側(cè)提供第2電平的脈沖；和第2延遲電 路，其在上述第1邏輯門的輸出信號從第2電平變化為第1電平時，與上 述控制電壓相應(yīng)開始電容器的充電或放電動作，在該電容器的電壓達(dá)到了 依賴于環(huán)境溫度的閾值電壓時，向上述第2邏輯門的第2輸入側(cè)提供第2 電平的脈沖。本發(fā)明具有第1邏輯門的輸出側(cè)與第2邏輯門的第1輸入側(cè)連接，第 2邏輯門的輸出側(cè)與第1邏輯門的第1輸入側(cè)連接的2個邏輯門、和使這 些第l和第2邏輯門的輸出信號按照依賴于環(huán)境溫度的控制電壓和閾值電 壓延遲并分別提供給第2及第1邏輯門的第2輸入側(cè)的第1和第2延遲電 路。由此，延遲電路的溫度依賴性由于控制電壓的變化和閾值電壓的變化 而抵消，延遲時間的溫度依賴性變小。因此，由這些邏輯門和延遲電路構(gòu) 成的振蕩電路(無穩(wěn)態(tài)多諧振蕩器)具有能夠抑制由于電源電壓和環(huán)境溫 度引起的振蕩頻率的變動的效果。


圖l是表示本發(fā)明的實(shí)施例1的振蕩電路的結(jié)構(gòu)圖。 圖2是表示圖1的動作的信號波形圖。 圖3是表示本發(fā)明的實(shí)施例2的振蕩電路的結(jié)構(gòu)圖。 圖4是表示圖3的動作的信號波形圖。圖中10-恒壓源；30、 60-溫度依賴電流源；40-邏輯積電路；41、46、 71、 72、 76-PM0S; 42、 43、 45、 73、 75-NM0S; 44、 74 -電容器；47、 77-倒相電路；48-NAND; 70-邏輯和電路；78-N0R。
具體實(shí)施方式
關(guān)于本發(fā)明的上述內(nèi)容以及其他目的和新穎的特征，通過參照附圖閱 讀以下的優(yōu)選實(shí)施例的說明，可得到更全面的理解。但附圖只是用于解說， 并不表示對本發(fā)明的范圍的限定。 [實(shí)施例1]圖l是表示本發(fā)明的實(shí)施例1的振蕩電路的結(jié)構(gòu)圖。該振蕩電路由恒壓源10、溫度依賴電流源30、構(gòu)成無穩(wěn)態(tài)多諧振蕩器 的2組邏輯積電路40A、 40B、以及電平位移電路50構(gòu)成。恒壓源IO不受電源電壓VCC和環(huán)境溫度T變動的影響而生成恒定電壓VDD。該恒壓源10構(gòu)成為，具有連接在電源電壓VCC與接地電壓VSS之間的 由P溝道MOS晶體管(以下稱為"PMOS" ) 11和電阻12以及二極管13構(gòu) 成的串聯(lián)電路。并且，在電源電壓VCC與接地電壓VSS之間連接有由PM0S14 和二極管15構(gòu)成的串聯(lián)電路、和由PM0S16、電阻17以及二極管18構(gòu)成 的串聯(lián)電路。PMOSll、 14的漏極分別與運(yùn)算放大器(0P) 19的非倒相輸 入端子和倒相輸入端子連接，從該運(yùn)算放大器19的輸出端子輸出的電壓 VP被提供給PMOSll、 14、 16的柵極。并且連接成電壓輸出器的運(yùn)算放大 器20與PM0S16的漏極連接，從該運(yùn)算放大器20輸出恒定的電壓VDD。溫度依賴電流源30，基于從恒壓源10的運(yùn)算放大器19輸出的依賴于 溫度的電壓VP，提W^賴于溫度的電流Iptat。該溫度依賴電流源30由 串聯(lián)連接在電源電壓VCC與接地電壓VSS之間的PMOS31和N溝道MOS晶 體管(以下稱為"NMOS" ) 32構(gòu)成。向PMOS31的柵極提供電壓VP, NMOS32 的柵極與漏極連接，構(gòu)成正向的二極管。而且，從PMOS31與NMOS32的連 接點(diǎn)輸出與依賴于溫度的電流Iptat對應(yīng)的電壓VN。邏輯積電路40A、 40B是具備延遲功能的邏輯電路，由從恒壓源10輸 出的恒定電壓VDD驅(qū)動，根據(jù)從溫度依賴電流源30輸出的依賴于溫度的 電壓VN，來控制其延遲時間。邏輯積電路40A具有連接在電壓VDD與節(jié)點(diǎn)NA之間的PM0S41a、和串 聯(lián)連接在該節(jié)點(diǎn)NA與接地電壓VSS之間的NM0S42a、 43a。向NMOS42a的 柵極提供來自溫度依賴電流源30的電壓VN，向PMOS41a和NMOS43a的柵 極提供邏輯積電路40B的輸出信號ZB。另外，為了增大基于電壓VN的電 流控制效果，把NMOS43a的增益常數(shù)P設(shè)定為充分大于NM0S42a的增益常 數(shù)。并且，把構(gòu)成電流密勒電路的NM0S42a和NMOS32的柵極長度設(shè)定為 相同長度。在節(jié)點(diǎn)NA電容器44a的一端和NMOS45a的柵極連接，該電容器44a 的另一端和NM0S45a的源極與接地電壓VSS連接。NM0S45a的漏極通過柵 極被固定為接地電壓VSS的PMOS46a，與電壓VDD連接。此外，PM0S46a 起到作為NMOS45a的負(fù)栽元件的作用，該P(yáng)M0S46a的柵極長度被設(shè)定為比 NM0S45a的柵極長度長。因此，PMOS46a的驅(qū)動能力比N0S45a的小，從而 增大了基于NM0S45a的開關(guān)效果。在NMOS45a與PMOS46a的連接點(diǎn)連接了倒相電路47a，該倒相電路47a 由用于對該連接點(diǎn)的信號XA的波形進(jìn)行整形同時生成倒相的信號YA的奇 數(shù)極的倒相器等構(gòu)成。倒相電路47a的輸出側(cè)與2輸入"與非"門(以下 稱為"NAND" ) 48a的一方的輸入側(cè)連接，向該NAND48a的另一方的輸入側(cè) 提供邏輯積電路40B的輸出信號ZB。而且，從NAND48a的輸出側(cè)輸出該邏 輯積電路40A的輸出信號ZA。邏輯積電路40B的電路結(jié)構(gòu)與邏輯積電路40A相同，其中把附加在邏 輯積電路40A的各個構(gòu)成要素的符號上的后綴"a"替換為"b"。在該邏 輯積電路40B中，向PM0S41b和NM0S43b的柵極提供邏輯積電路4 OA的輸 出信號ZA，電容器44b的一端與節(jié)點(diǎn)NB連接。另外，NM0S45a和PM0S46a 的連接點(diǎn)的信號XB由倒相電路47b進(jìn)行波形整形和倒相，作為信號YB被 提供給MND48b的一方的輸入側(cè)。并且，向MND48b的另一方的輸入側(cè)提 供邏輯積電路40A的輸出信號ZA，并從該NAND48b的輸出側(cè)輸出其輸出信 號ZB。電平位移電路50例如把邏輯積電路40A的輸出信號ZA轉(zhuǎn)換成與電源 電壓VCC對應(yīng)的電平，并作為振蕩輸出信號OSC輸出。圖2A^示圖1的動作的信號波形圖。下面，參照圖2說明圖1的動作。已知，如果把恒壓源10的二極管15的大小設(shè)為二極管13、 18的大小 的〖倍(其中1[>1)，把電阻12、 17的電阻值分別設(shè)為R12、 R17，則電 壓VDD可用下式(1)來近似, [算式l]VDD^務(wù)(語InK 一lnA)T+^這里，k是波耳滋曼常數(shù)，q是電子電荷量，Eg是硅的帶隙電壓，T 是環(huán)境的絕對溫度，A是由有效狀態(tài)密度和雜質(zhì)濃度所決定的比例常數(shù)。因此，在式(1)中，如果設(shè)定電阻值R12、 R17和K、 A的值，使T 的系數(shù)成為0，則可獲得不依賴于電源電壓VCC和環(huán)境溫度T的恒定的電 壓VDD (=Eg/q )。另夕卜，流過溫JL依賴電流源30的NMOS32的電流Iptat和NM0S的閾值 電壓Vtn由下式(2)表示。[算式2]Iptat = 7丁 InK …(2 〉這里，Vt(0)是298K時的閾值電壓，a是閾值電壓的溫度系數(shù)(a〈0)， T0=298。由恒壓源IO生成的恒定的電壓VDD被作為邏輯積電路40A、 40B的驅(qū) 動用電壓進(jìn)行4^供。另外，與溫度依賴電流源30的電流Iptat對應(yīng)的電 壓VN，作為控制電壓被提供給邏輯積電路40A、 40B的NMOS42a、 42b。在由邏輯積電路40A、 40B構(gòu)成的無穩(wěn)態(tài)多諧振蕩器中，如在圖2的時 刻TO所示，設(shè)定節(jié)點(diǎn)NA的電壓VA大致為VDD，并且邏輯積電路40B的輸 出信號ZB為"H"。由此，NMOS45a成為導(dǎo)通，信號XA、 YA分別成為"L"、 "H",邏輯積電路40A的輸出信號ZA成為"L"。在邏輯積電路40B中，PM0S41b成為導(dǎo)通，NMOS43b成為截止，節(jié)點(diǎn) NB的電壓VB成為VDD。由此，NM0S45b成為導(dǎo)通，信號XB、 YB分別成為 "L"、 "H"。因此，從NADN48b輸出的輸出信號ZB成為"H"。另一方面，在邏輯積電路40A中，由于vyJE輯積電路40B提供"H"的 輸出信號ZB，所以PM0S41a成為截止，NMOS43a成為導(dǎo)通。由此，被保持 在電容器44a中的電荷通過NM0S42a、 43a，以規(guī)定的時間常數(shù)向接地電壓 VSS放電。在時刻Tl ，在通過電容器44a的放電，節(jié)點(diǎn)NA的電壓VA下降到NM0S45a 的閾值電壓Vtn以下時，該NMOS45a成為截止，信號XA變成"H"。由此， 在基于倒相電路47a的稍^遲后，信號YA變成"L"，從NAND48a輸出 的輸出信號ZA成為"H"。當(dāng)輸出信號ZA變成"H"時，vyJE輯積電路40B的NAND48b輸出的輸 出信號ZB成為"L"。由此，在邏輯積電路40A中，PM0S41a成為導(dǎo)通，NM0S43a 成為截止，電容器44a通過PM0S41a被急速充電至電壓VDD。通過使節(jié)點(diǎn) NA的電壓VA上升，NMOS45a再次成為導(dǎo)通，信號XA、 YA分別返回至"L"、 "H"。但是，在此時刻，由于邏輯積電路40B的輸出信號ZB為"L"，所 以輸出信號ZA被保持在"H"的狀態(tài)。另一方面，在邏輯積電路40B中，由于v^JE輯積電路40A提供"H"的 輸出信號ZA，所以PM0S41b成為截止，NMOS43b成為導(dǎo)通。由此，^JL保持 在電容器44b中的電荷通過NMOS42b、 43b，以規(guī)定的時間常數(shù)向接地電壓 VSS放電。在時刻T2，在通過電容器44b的放電，節(jié)點(diǎn)NB的電壓VB下降到NM0S45b 的閾值電壓Vtn以下時，該NMOS45b成為截止，信號XB變成"H"。由此， 在基于倒相電路47b的稍 _遲后，信號YB變成"L"，從MND48b輸出 的輸出信號ZB成為"H"。當(dāng)輸出信號ZB變成"H"時，從邏輯積電路40A的NAND48a輸出的輸 出信號ZA成為"L"。由此，在邏輯積電路40B中，PMOS41b成為導(dǎo)通， NMOS43b成為截止，電容器44b通過PMOS41b被急速充電到電壓VDD。 通過使節(jié)點(diǎn)NB的電壓VB上升，NMOS45b再次成為導(dǎo)通，信號XB、 YB 分別返回至"L"、 "H"。但是，在此時刻，由于邏輯積電路40A的輸出信 號ZA為"L"，所以輸出信號ZB^:保持在"H"的狀態(tài)。另一方面，在邏輯積電路40A中，由于從邏輯積電路40B提供"H"的 輸出信號ZB，所以PM0S41b成為截止，NMOS43b成為導(dǎo)通。由此，被保持 在電容器44b中的電荷通過NM0S42b、 43b,以規(guī)定的時間常數(shù)向接地電壓 VSS放電。通it^復(fù)進(jìn)行這樣的動作，來交替輸出基于邏輯積電路40A的與電容 器44a和NM0S42a、 43a的積分電路的時間常數(shù)相應(yīng)的脈沖寬度的輸出信 號ZA、和基于邏輯積電路40B的與電容器44b和NMOS42b、 43b的積分電 路的時間常數(shù)相應(yīng)的脈沖寬度的輸出信號ZB。這里，如果將邏輯積電路40A、 40B的積分電路的時間常數(shù)設(shè)定為相同 的值，則被充電至電容器44a、 44b的電荷Q，在把這些電容器44a、 44b 的電容容量設(shè)為C時，成為下式(3 )。[算式3]<formula>formula see original document page 11</formula>3)這里，由于電流Iptat不依賴于時間，所以，脈沖寬度t成為下式(4)。 [算式4]<formula>formula see original document page 11</formula>Pt" 普TlnK(4)因此，通過設(shè)定電路元件的常數(shù)，使式(4)中的溫度t的系數(shù)成為接近o的值，可獲得由于電源電壓vcc和環(huán)境溫度t引起的變動較小的振蕩 頻率。此外，如果結(jié)合圖2進(jìn)行定性的說明，則例如在環(huán)境溫度t上升了的
情況下，通過使與依賴于溫度的電流Iptat對應(yīng)的電壓VN上升，使流過 NM0S42a、 42b的電流，即電容器44a、 44b的放電電流增加。因此，^_節(jié) 點(diǎn)NA、 NB的電壓VA、 VB下降的iUL加快。另一方面，NM0S45a、 45b的閾 值電壓Vtn隨著環(huán)境溫度T的上升而下降。因此，電壓VA、 VB從恒定電 壓VDD下降到閾值電壓Vtn以下的時間t即使環(huán)境溫度T上升也不太會受 到影響。另外，在環(huán)境溫度T下降了的情況下，形成與上勤目反的狀態(tài)， 由此，抑制了由于環(huán)境溫度T引起的振蕩頻率的變動。如上所述，本實(shí)施例l的振蕩電路，具有不受電源電壓VDD和環(huán)境 溫度T的變動的影響而生成恒定的電壓VDD的恒壓源10、由該恒壓源10 所生成的恒定電壓VDD驅(qū)動的具有延遲功能的邏輯積電路40A、 40B、和為 了控制這些邏輯積電路40A、 40B的延遲時間，輸出依賴于環(huán)境溫度T的 電壓VN的溫度依賴電流源30。由此，具有可實(shí)現(xiàn)由于電源電壓VDD和環(huán) 境溫度T引起的振蕩頻率的變動較小的振蕩電路的優(yōu)點(diǎn)。[實(shí)施例2]圖3是表示本發(fā)明的實(shí)施例2的振蕩電路的結(jié)構(gòu)圖。該振蕩電路由溫度依賴電流源60、和構(gòu)成無穩(wěn)態(tài)多諧振蕩器的2組邏 輯和電路70A、 70B構(gòu)成。溫度依賴電流源60，生成與依賴于溫度的電流對應(yīng)的電壓VP，其具有 連接在電源電壓VCC與接地電壓VSS之間的由PM0S61、電阻62和二極管 63構(gòu)成的串聯(lián)電路。而且，在電源電壓VCC與接地電壓VSS之間，連接有 由PM0S64和二極管65構(gòu)成的串聯(lián)電路。PM0S61、 64的漏極分別與運(yùn)算放 大器66的非倒相輸入端子和倒相輸入端子連接，從該運(yùn)算放大器66的輸 出端子輸出的電壓VP，被提供給PM0S61、 64的柵極，并且作為針對邏輯 和電路70A、 70B的控制電壓而被輸出。邏輯和電路70A、 70B是具備延遲功能的邏輯電路，根據(jù)從溫度依賴電 流源60輸出的依賴于溫度的電壓VN，來控制其延遲時間。邏輯和電路70A具有串聯(lián)連接在電壓VDD與節(jié)點(diǎn)Na之間的PMOS71a、 72b、和連接在該節(jié)點(diǎn)Na與接地電壓VSS之間的NMOS73a。向PMOS72a的 柵極提供來自溫度依賴電流源60的電壓VP，向PM0S71a和NMOS73a的柵 極提供邏輯和電路70B的輸出信號Zb。另外，為了增;I^基于電壓VP的電 流控制效果，把PM0S71a的增益常數(shù)P設(shè)定為充分大于PM0S72a的增益常 數(shù)。并且，把構(gòu)成電流密勒電路的PMOS72a和PM0S64的柵極長度設(shè)定為 相同長度。在節(jié)點(diǎn)Na連接了電容器74a的一端和NMOS75a的柵極，該電容器74a 的另一端和NM0S75a的源極與接地電壓VSS連接。NM0S75a的漏極通過柵 極被固定為接地電壓VSS的PMOS76a，與電源電壓VCC連接。此外，PMOS76a 起到作為NMOS75a的負(fù)載元件的作用，該P(yáng)MOS76a的柵極長度被設(shè)定為比 NM0S75a的柵極長度長。由此，PMOS76a的驅(qū)動能力比NMOS75a的小，增 大了基于NM0S75a的開關(guān)效果。在NM0S75a與PMOS76a的連接點(diǎn)連接了倒相電路77a，該倒相電路77a 由用于對該連接點(diǎn)的信號Xa的波形進(jìn)行整形同時生成倒相的信號Ya的倒 相器等構(gòu)成。倒相電路77a的輸出側(cè)與2輸入"或非"門(以下稱為"NOR") 78a的一方的輸入側(cè)連接，向該NOR78a的另一方的輸入側(cè)提供邏輯和電路 70B的輸出信號Zb。而且，從NOR78a的輸出端子輸出該邏輯和電路70A 的輸出信號Za。此外，輸出信號Za被作為該振蕩電路的振蕩輸出信號OSC 輸出。邏輯和電路70B的電路結(jié)構(gòu)與邏輯和電路70A相同，其中把附加在邏 輯和電路70A的各個構(gòu)成要素的符號上的后綴"a"替換為"b"。在該邏 輯和電路70B中，向PM0S71b和NMOS73b的柵極提供邏輯和電路70A的輸 出信號Za，從NOR78的輸出端子輸出輸出信號Zb。圖4是表示圖3的動作的信號波形圖。下面，參照圖4說明圖3的動作。在由邏輯和電路70A、 70B構(gòu)成的無穩(wěn)態(tài)多諧振蕩器中，如在圖4的時 刻t0所示，設(shè)定節(jié)點(diǎn)Na的電壓Va大致為VSS，并且邏輯和電路70B的輸 出信號Zb為"L"。由此，NMOS75a成為截止，信號Xa、 Ya分別成為"H"、 "L"，邏輯和電路70A的輸出信號Za成為"H"。在邏輯和電路70B中，PM0S71b成為截止，NMOS73b成為導(dǎo)通，節(jié)點(diǎn) Nb的電壓Vb成為VSS。由此，NM0S75b成為截止，信號Xb、 Yb分別成為 "H"、 "L"。因此，從NOR78b輸出的輸出信號Zb成為"L"。另一方面，在邏輯和電路70A中，由于^JE輯和電路70B提供"L"的 輸出信號Zb，所以PM0S71a成為導(dǎo)通，NMOS73a成為截止。由此，電容器 74a從電源電壓VDD通過PMOS71a、 72a,以規(guī)定的時間常數(shù)被充電。在時刻tl，在通過電容器74a的充電，節(jié)點(diǎn)Na的電壓Va上升到 NMOS75a的閾值電壓Vtn以上時，該NMOS75a成為導(dǎo)通，信號Xa變 成"L"。由此，在基于倒相電路77a的稍M遲后，信號Ya變成"H"， 從NOR78a輸出的輸出信號Za成為"L"。當(dāng)輸出信號Za變成"L"時，從邏輯和電路70B的NOR78b輸出的 輸出信號Zb成為"H"。由此，在邏輯和電路70A中，PMOS71a成為截 止，NMOS73a成為導(dǎo)通，電容器74a通過PMOS71a被急速放電至接地 電壓VSS。通過使節(jié)點(diǎn)Na的電壓Va下降，NM0S75a再次成為截止，信號 Xa、 Ya分別返回至"H"、 "L"。但是，在此時刻，由于邏輯和電路70B的 輸出信號Zb為"H"，所以輸出信號Za^L保持在"L"的狀態(tài)。另一方面，在邏輯和電路70B中，由于vMJE輯和電路70A提供"L"的 輸出信號Za，所以PM0S71b成為導(dǎo)通，NMOS73b成為截止。由此，電容器 74b從電源電壓VCC通過PM0S71b、 72b，以規(guī)定的時間常數(shù)被充電。在時刻t2,在通過電容器74b的充電，節(jié)點(diǎn)Nb的電壓Vb上升到NMOS75b 的閾值電壓Vtn以上時，該NMOS75b成為導(dǎo)通，信號Xb變成"L"。由此， 在基于倒相電路77b的稍,遲后，信號Yb變成"H"，從NOR78b輸出的 輸出信號Zb成為"L"。當(dāng)輸出信號Zb變成"L"時，^JE輯和電路70A的NOR78a輸出的輸出 信號Za成為"H"。由此，在邏輯和電路70B中，PM0S71b成為截止，NMOS73b 成為導(dǎo)通，電容器74b通過NMOS73b被急速放電至接地電壓VSS。通過使 節(jié)點(diǎn)Nb的電壓Vb下降，NM0S75b再次成為截止，信號Xb、 Yb分別返回至 "H"、 "L"。但是，在此時刻，由于邏輯和電路70A的輸出信號Za為"H"， 所以輸出信號Zb被保持在"L"的狀態(tài)。另一方面，在邏輯和電路70A中，由于vMJE輯和電路70B提供"L"的 輸出信號Zb，所以PM0S71a成為導(dǎo)通，NMOS73a成為截止。由此，電容器74a從電源電壓VCC通過NM0S71a、 72a,以規(guī)定的時間常數(shù)被充電.通過反復(fù)進(jìn)行這樣的動作，從邏輯和電路70A和邏輯和電路70B交替 輸出與電容器74a和PM0S71a、 72a的積分電路的時間常數(shù)相應(yīng)的脈沖寬 度的輸出信號Za、和與電容器74b和PMOS71b、 72b的積分電路的時間常 數(shù)相應(yīng)的脈沖寬度的輸出信號Zb。這里，例如在環(huán)境溫度T上升了的情況下，通過使與從溫度依賴電流 源60輸出的依賴于溫度的電流對應(yīng)的電壓VP上升，使流過PM0S72a、 72b 的電流，即電容器74a、 74b的充電電流減少。因此，使節(jié)點(diǎn)Na、 Nb的電 壓Va、 Vb的上升itJL減慢。另一方面，麗0S75a、 75b的閾值電壓Vtn隨 著環(huán)境溫度T的上升而下降。因此，電壓Va、 Vb >^接地電壓VSS上升到 閾值電壓Vtn以上的時間t即使環(huán)境溫度T上升也不太會受到影響。另夕卜， 在環(huán)境溫度T下降了的情況下，形成與上勤目反的狀態(tài)，由此，抑制了由 于環(huán)境溫度T引起的振蕩頻率的變動。如上所述，本實(shí)施例2的振蕩電路具有輸出依賴于環(huán)境溫度T的電 壓VP的溫JL依賴電流源60、和由利用該電壓VP控制延遲時間的具有延遲 功能的邏輯和電路70A、 70B構(gòu)成的無穩(wěn)態(tài)多諧振蕩器。由此，具有可實(shí) 現(xiàn)由于環(huán)境溫度T引起的振蕩頻率的變動較小的振蕩電路的優(yōu)點(diǎn)。此外，本發(fā)明不限于上述實(shí)施例，可進(jìn)行各種變形。作為其變形例， 例如有如下的形式。(a) 若取代圖3的振蕩電路的溫度依賴電流源60,而設(shè)置與圖1同樣 的恒壓源IO，從該恒壓源10向邏輯和電路70A、 70B提供電源電壓VDD和 電壓VP，可進(jìn)一步抑制基于電源電壓VCC的變動的振蕩頻率的變動。(b) 也可以取代圖1中的PMOS46a、 46b、和圖3中的PMOS76a、 76b， 而4吏用電阻。
權(quán)利要求
1.一種振蕩電路，其特征在于，具有溫度依賴電流源，基于與環(huán)境溫度相應(yīng)而流過晶體管的電流，輸出控制電壓；第1和第2邏輯門，在2個輸入信號都是第1電平時輸出第2電平的輸出信號，在該輸入信號的至少1個是第2電平時，使該輸出信號為第1電平而輸出，該第1邏輯門的輸出側(cè)與該第2邏輯門的第1輸入側(cè)連接，該第2邏輯門的輸出側(cè)與該第1邏輯門的第1輸入側(cè)連接；第1延遲電路，在上述第2邏輯門的輸出信號從第2電平變化為第1電平時，與上述控制電壓相應(yīng)開始電容器的充電或放電動作，在該電容器的電壓達(dá)到了依賴于環(huán)境溫度的閾值電壓時，向上述第1邏輯門的第2輸入側(cè)提供第2電平的脈沖；和第2延遲電路，在上述第1邏輯門的輸出信號從第2電平變化為第1電平時，與上述控制電壓相應(yīng)開始電容器的充電或放電動作，在該電容器的電壓達(dá)到了依賴于環(huán)境溫度的閾值電壓時，向上述第2邏輯門的第2輸入側(cè)提供第2電平的脈沖。
2. 根據(jù)權(quán)利要求l所述的振蕩電路，其特征在于，設(shè)有向上述笫l 和第2邏輯門以及上述第1和第2延遲電5^i供恒定電源電壓的恒壓源。
3. 根據(jù)權(quán)利要求1或2所述的振蕩電路，其特征在于，上述第1電 平是高電平，上述第2電平是低電平，上述第1和第2邏輯門是與非門。
4. 根據(jù)權(quán)利要求3所述的振蕩電路，其特征在于， 上述第1延遲電路具有第1P溝道M0S晶體管，被連接在電源電壓與第1節(jié)點(diǎn)之間，由上述 第2邏輯門的輸出信號控制導(dǎo)通/截止；第1N溝道M0S晶體管，被連接在上述第1節(jié)點(diǎn)與第2節(jié)點(diǎn)之間，由 上述控制電壓控制導(dǎo)通狀態(tài)；第2N溝道M0S晶體管，被連接在上述第2節(jié)點(diǎn)與接地電壓之間，由 上述第2邏輯門的輸出信號控制導(dǎo)通/截止；電容器，被連接在上述第1節(jié)點(diǎn)與接地電壓之間；第3N溝道M0S晶體管，被連接在第3節(jié)點(diǎn)與接地電壓之間，由上述 第1節(jié)點(diǎn)的電壓控制導(dǎo)通/截止；負(fù)載元件，其被連接在上述第3節(jié)點(diǎn)與電源電壓之間；和倒相器，把上述第3節(jié)點(diǎn)的信號倒相，并提供給上述第l邏輯門的第 2輸入側(cè)， 上述第2延遲電路具有第2P溝道M0S晶體管，被連接在電源電壓與第4節(jié)點(diǎn)之間，由上述 第l邏輯門的輸出信號控制導(dǎo)通/截止；第4N溝道M0S晶體管，被連接在上述第4節(jié)點(diǎn)與第5節(jié)點(diǎn)之間，由 上述控制電壓控制導(dǎo)通狀態(tài)；第5N溝道M0S晶體管，被連接在上述第5節(jié)點(diǎn)與接地電壓之間，由 上述第2邏輯門的輸出信號控制導(dǎo)通/截止；電容器，被連接在上述第4節(jié)點(diǎn)與接地電壓之間；第6N溝道M0S晶體管，被連接在第6節(jié)點(diǎn)與接地電壓之間，由上述 第4節(jié)點(diǎn)的電壓控制導(dǎo)通/截止；負(fù)載元件，被連接在上述第6節(jié)點(diǎn)與電源電壓之間；和倒相器，把上述第6節(jié)點(diǎn)的信號倒相，并提供給上述第2邏輯門的第 2輸入側(cè)。
5. 根據(jù)權(quán)利要求1或2所述的振蕩電路，其特征在于，上述第1電 平是低電平，上述第2電平是高電平，上述第1和第2邏輯門是或非門。
6. 根據(jù)權(quán)利要求5所述的振蕩電路，其特征在于， 上述第1延遲電路具有第1P溝道M0S晶體管，其被連接在電源電壓與第1節(jié)點(diǎn)之間，由上 述第2邏輯門的輸出信號控制導(dǎo)通/截止；第2P溝道M0S晶體管，被連接在上述第1節(jié)點(diǎn)與第2節(jié)點(diǎn)之間，由 上述控制電壓控制導(dǎo)通狀態(tài)；第1N溝道M0S晶體管，被連接在上述第2節(jié)點(diǎn)與接地電壓之間，由 上述第2邏輯門的輸出信號控制導(dǎo)通/截止；電容器，被連接在上述第2節(jié)點(diǎn)與接地電壓之間；第2N溝道M0S晶體管，被連接在第3節(jié)點(diǎn)與接地電壓之間，由上述 第2節(jié)點(diǎn)的電壓控制導(dǎo)通/截止；負(fù)載元件，被連接在上述第3節(jié)點(diǎn)與電源電壓之間；和倒相器，把上述第3節(jié)點(diǎn)的信號倒相，并提供給上述第l邏輯門的第 2輸入側(cè)，上述第2延遲電路具有第3P溝道M0S晶體管，被連接在電源電壓與第4節(jié)點(diǎn)之間，由上述 第l邏輯門的輸出信號控制導(dǎo)通/截止；第4P溝道M0S晶體管，被連接在上述第4節(jié)點(diǎn)與第5節(jié)點(diǎn)之間，由 上述控制電壓控制導(dǎo)通狀態(tài)； 第3N溝道M0S晶體管，被連接在上述第5節(jié)點(diǎn)與接地電壓之間，由 上述第2邏輯門的輸出信號控制導(dǎo)通/截止；電容器，被連接在上述第5節(jié)點(diǎn)與接地電壓之間；第4N溝道M0S晶體管，被連接在第6節(jié)點(diǎn)與接地電壓之間，由上述 第5節(jié)點(diǎn)的電壓控制導(dǎo)通/截止；負(fù)載元件，被連接在上述第6節(jié)點(diǎn)與電源電壓之間；和倒相器，把上述第6節(jié)點(diǎn)的信號倒相，并提供給上述第2邏輯門的第 2輸入側(cè)。
全文摘要
本發(fā)明是由于電源電壓和環(huán)境溫度的振蕩頻率變動較小的振蕩電路。把NAND(48a)的輸出信號(ZA)提供給NAND(48b)的第1輸入同時通過延遲電路提供給該NAND(48b)的第2輸入。把NAND(48b)的輸出信號(ZB)提供給NAND(48a)的第1輸入同時通過延遲電路提供給該NAND(48a)的第2輸入。延遲電路有由從溫度依賴電流源(30)輸出的依賴于溫度的電壓(VN)控制導(dǎo)通狀態(tài)的NMOS(42)和電容器(44)構(gòu)成的充放電電路和由該電容器44的電壓控制導(dǎo)通/截止的NMOS(45)。通過NMOS(45)閾值電壓的溫度特性與電壓(VN)的溫度特性抵消，可抑制基于無穩(wěn)態(tài)多諧振蕩器的振蕩電路的振蕩頻率變動。
文檔編號H03B5/00GK101159426SQ200710107359
公開日2008年4月9日 申請日期2007年5月29日 優(yōu)先權(quán)日2006年10月5日
發(fā)明者野口峰男 申請人:沖電氣工業(yè)株式會社