專利名稱：一種延遲鎖相環(huán)、壓控延遲線以及延遲單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于通信領(lǐng)域，尤其涉及一種延遲鎖相環(huán)、壓控延遲線以及延時單元。
背景技術(shù)：
隨著數(shù)據(jù)傳輸量的增加，對同步時鐘頻率的要求也越來越高。為了在較低的時鐘頻率下傳輸較多的數(shù)據(jù)，在設(shè)計上開始利用時鐘的雙沿(上升沿和下降沿)采集數(shù)據(jù)，在相同的時鐘頻率下能夠比采用單沿(上升沿或下降沿)方式傳輸多一倍的數(shù)據(jù)。在接收數(shù)據(jù)端，為了準(zhǔn)確恢復(fù)數(shù)據(jù)，需要將時鐘精確延遲某個數(shù)值的時間(比如1/4個周期)，且時鐘的占空比基本無變化。
圖1示出了典型的延遲鎖相環(huán)(Delay Locked Loop，DLL)的結(jié)構(gòu)，包括鑒相器101、電荷泵102、環(huán)路濾波器103、偏置產(chǎn)生器(Bias Generator)104和壓控延遲線(Voltage Controlled Delay Line，VCDL)105。鑒相器101對源時鐘信號SCLK和延遲后的時鐘信號FCLK的相位進(jìn)行判斷，輸出對應(yīng)的對電荷泵102的控制信號UP和DN，通過電荷泵102轉(zhuǎn)化為電流。電荷泵102在控制信號UP和DN的控制下對環(huán)路濾波器103進(jìn)行充電或放電，得到壓控延遲線105的控制電壓Vctr，通過偏置產(chǎn)生器104產(chǎn)生偏置電壓VBP和VBN輸入到壓控延遲線105。偏置產(chǎn)生器104產(chǎn)生的偏置電壓VBP、VBN控制壓控延遲線105產(chǎn)生延時，使時鐘占空比基本無變化。
圖2示出了偏置產(chǎn)生器104的結(jié)構(gòu)，通過改變偏置電流進(jìn)而改變偏置電壓的方式控制壓控延遲線105產(chǎn)生相應(yīng)的延時。
壓控延遲線105采用如圖3所示的差分結(jié)構(gòu)的對稱有源負(fù)載延時單元(Delay Cell)，采用N溝道場效應(yīng)晶體(MOS)管作為輸入管，P溝道MOS管作為負(fù)載管。電源電壓VDD接入MOS管T6、T7、T8、T9的源極，T6的漏極與T7的漏極和柵極相連，組成VCR1(Voltage Controlled Resistor，壓控電阻)，相應(yīng)的MOS管T8和T9組成VCR2，VCR1和VCR2構(gòu)成對稱的有源負(fù)載，偏置電壓VBP接入T7、T8的柵極。差分信號VINPA和VINNA輸入到輸入差分對管T2和T3的柵極，T2和T3的柵極接輸出端VOUTN和VOUTP，輸出經(jīng)MOS管T2和T3放大后的差分信號。T2、T3的漏極分別與T7、T8的漏極連接，源極與P溝道MOS管T1的漏極連接。T1提供尾電流，T1的源極接地GND，偏置電壓VBN接入T1的柵極。
在應(yīng)用中，需要根據(jù)實際情況對延遲鎖相環(huán)進(jìn)行延時配置，使得壓控延遲線能夠輸出不同的延時，現(xiàn)有的壓控延遲線中由于延時單元固定，無法實現(xiàn)延時的配置，難以滿足實際應(yīng)用的需要。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種延遲鎖相環(huán)，旨在解決現(xiàn)有的鎖相環(huán)中，由于壓控延遲線的延時單元固定，無法實現(xiàn)延時配置的問題。
本發(fā)明的另一目的在于提供一種壓控延遲線。
本發(fā)明的另一目的在于提供一種延遲單元。
本發(fā)明是這樣實現(xiàn)的，一種延遲鎖相環(huán)，包括偏置產(chǎn)生器和壓控延遲線，所述偏置產(chǎn)生器產(chǎn)生偏置電壓輸入到壓控延遲線，控制所述壓控延遲線產(chǎn)生延時，所述壓控延遲線包括一個或者多個級聯(lián)的延時單元，所述延時單元包括一個對稱有源負(fù)載延時單元，所述延時單元進(jìn)一步包括第一控制端，串接在所述對稱有源負(fù)載延時單元中，對所述對稱有源負(fù)載延時單元的差分信號輸入輸出通路進(jìn)行通斷控制；差分信號輸出選擇通路，與所述對稱有源負(fù)載延時單元的輸出端連接，接收差分信號，輸出放大后的差分信號；以及第二控制端，串接在所述差分信號輸出選擇通路中，對所述差分信號輸出選擇通路的差分信號輸入輸出通路進(jìn)行通斷控制；所述第一控制端和第二控制端同時只能有一個開通或者關(guān)斷。
所述延遲鎖相環(huán)進(jìn)一步包括一個從環(huán)路，接收輸入的時鐘信號，在所述偏置產(chǎn)生器的相同偏置電壓控制下輸出延時后的時鐘信號，所述從環(huán)路包括一個或者多個獨立的壓控延遲線，所述壓控延遲線包括一個或者多個級聯(lián)的延時單元。
所述延遲鎖相環(huán)的壓控延遲線與所述從環(huán)路的壓控延遲線的負(fù)載一致。
所述第一控制端和第二控制端的開通與關(guān)斷通過編碼控制。
所述偏置產(chǎn)生器為Replica電路。
所述延時單元的輸入管為N溝道MOS管，負(fù)載管為P溝道MOS管，或者輸入管為P溝道MOS管，負(fù)載管為N溝道MOS管。
一種壓控延遲線，包括一個或者多個級聯(lián)的延時單元，所述延時單元包括一個對稱有源負(fù)載延時單元，所述延時單元進(jìn)一步包括第一控制端，串接在所述對稱有源負(fù)載延時單元中，對所述對稱有源負(fù)載延時單元的差分信號輸入輸出通路進(jìn)行通斷控制；差分信號輸出選擇通路，與所述對稱有源負(fù)載延時單元的輸出端連接，接收差分信號，輸出放大后的差分信號；以及第二控制端，串接在所述差分信號輸出選擇通路中，對所述差分信號輸出選擇通路的差分信號輸入輸出通路進(jìn)行通斷控制；所述第一控制端和第二控制端同時只能有一個開通或者關(guān)斷。
所述延時單元的輸入管為N溝道MOS管，負(fù)載管為P溝道MOS管，或者輸入管為P溝道MOS管，負(fù)載管為N溝道MOS管。
一種延時單元，所述延時單元包括一個對稱有源負(fù)載延時單元，所述延時單元進(jìn)一步包括第一控制端，串接在所述對稱有源負(fù)載延時單元中，對所述對稱有源負(fù)載延時單元的差分信號輸入輸出通路進(jìn)行通斷控制；
差分信號輸出選擇通路，與所述對稱有源負(fù)載延時單元的輸出端連接，接收差分信號，輸出放大后的差分信號；以及第二控制端，串接在所述差分信號輸出選擇通路中，對所述差分信號輸出選擇通路的差分信號輸入輸出通路進(jìn)行通斷控制；所述第一控制端和第二控制端同時只能有一個開通或者關(guān)斷。
所述延時單元的輸入管為N溝道MOS管，負(fù)載管為P溝道MOS管，或者輸入管為P溝道MOS管，負(fù)載管為N溝道MOS管。
本發(fā)明中的壓控延遲線采用具有選通功能的延時單元實現(xiàn)，通過控制延時單元的通斷調(diào)整壓控延遲線中延時單元的數(shù)目，實現(xiàn)了對壓控延遲線延時輸出的靈活配置。通過主從環(huán)路結(jié)構(gòu)，實現(xiàn)了多個時鐘通路并行工作。同時，偏置產(chǎn)生器采用Replica電路，避免了對延時的非線性控制，使時鐘頻率變化步長均勻一致。


圖1是現(xiàn)有技術(shù)中延遲鎖相環(huán)的典型結(jié)構(gòu)圖；圖2是現(xiàn)有技術(shù)中偏置產(chǎn)生器的電路結(jié)構(gòu)圖；圖3是現(xiàn)有技術(shù)中壓控延遲線的電路結(jié)構(gòu)圖；圖4是本發(fā)明一個實施例中提供的延時單元的電路結(jié)構(gòu)圖；圖5是本發(fā)明另一實施例中提供的延時單元的電路結(jié)構(gòu)圖；圖6是本發(fā)明中壓控延遲線的示例電路結(jié)構(gòu)圖；圖7是本發(fā)明中采用主從環(huán)路結(jié)構(gòu)的延遲鎖相環(huán)的結(jié)構(gòu)圖；圖8是本發(fā)明中采用從環(huán)路壓控延遲線的示例電路結(jié)構(gòu)圖；圖9是本發(fā)明中偏置產(chǎn)生器的電路結(jié)構(gòu)圖。
具體實施例方式
為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下結(jié)合附圖及實施例，對本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。
在本發(fā)明中，壓控延遲線采用具有選通功能的延時單元實現(xiàn)，通過控制延時單元中選擇通路的通斷調(diào)整壓控延遲線中延時單元的數(shù)目，從而實現(xiàn)對壓控延遲線延時輸出的靈活配置。
圖4示出了本發(fā)明提供的延時單元的結(jié)構(gòu)，串接在對稱有源負(fù)載延時單元的輸入差分對管P溝道MOS管T4和T5構(gòu)成第一控制端，控制輸入對稱有源負(fù)載延時單元的差分信號VINPA、VINNA到輸出端VOUTP、VOUTN的通斷。T4和T5的漏極分別接T7、T8的漏極和輸出端VOUTP、VOUTN，源極分別接T2、T3的漏極。通斷控制信號SELA接入T4和T5的柵極。
T1′～T5′構(gòu)成對應(yīng)于T1～T5的另一個差分信號輸出選擇通路，輸入差分對管T4′和T5′構(gòu)成第二控制端，控制輸入差分信號VINPB、VINNB到輸出端VOUTP、VOUTN的通斷。T4′和T5′的漏極分別接輸出端VOUTN、VOUTP，源極分別接T2′、T3′的漏極。通斷控制信號SELB接入T4′和T5′的柵極。差分信號VINPB和VINNB輸入到輸入差分對管T2′和T3′的柵極，經(jīng)輸入差分對管T2′和T3′放大后輸出。T2′、T3′的漏極分別與T4′、T5′的源極連接，源極與T1′的漏極連接。T1′提供尾電流，T1′的源極接地GND，偏置電壓VBN接入T1′的柵極。
SELA和SELB同時只能有一個為邏輯高電平“1”(和電源VDD相同的電壓)。當(dāng)SELA為邏輯高電平，SELB為邏輯低電平“0”(和地GND相同的電壓)時，輸入差分信號VINPA、VINNA傳輸?shù)捷敵龆薞OUTP、VOUTN，輸入差分信號VINPB、VINNB因SELB關(guān)斷而被屏蔽，反之亦然，從而使得該延時單元具有2選1的功能。
圖4中采用N溝道MOS管作為輸入管，P溝道MOS管作為負(fù)載管，也可以選擇P溝道MOS管做輸入管，N溝道MOS管做負(fù)載管，如圖5所示，實現(xiàn)原理與上述相同，不再贅述。
圖6示出了壓控延遲線105的示例結(jié)構(gòu)，采用24級延時單元級聯(lián)，通過對S1～S24進(jìn)行相應(yīng)的通斷控制，可以實現(xiàn)根據(jù)需要輸出不同的延時。例如當(dāng)S1、S25為高電平，S2為低電平時，可以輸出2級延時；當(dāng)S1、S2、S26為高電平，S25為低電平時，可以輸出3級延時等，具體可以通過編碼控制。
為了實現(xiàn)多時鐘通路并行工作，在本發(fā)明的一個實施例中，延遲鎖相環(huán)采用主從環(huán)路結(jié)構(gòu)，如圖7所示。從環(huán)路12由一個或多個受主環(huán)路11同樣控制電壓控制的延壓控遲線12.1、12.2......12.n構(gòu)成，其中，CLK1......CLKN是與主環(huán)路11源時鐘SCLK相同頻率的輸入時鐘信號，CKO1......CKON是對應(yīng)的延時后的時鐘信號，ADJ1......ADJN是調(diào)整從環(huán)路壓控延遲線中延時單元數(shù)目的控制端。
若主環(huán)路11中的壓控延遲線的延時單元的數(shù)目為Nm，從環(huán)路12中每個壓控延遲線的延時單元數(shù)目為Ns，此時主環(huán)路11的壓控延遲線中每個延時單元的延遲時間為T/Nm，由于從環(huán)路12中每個壓控延遲線中的延時單元和主環(huán)路11的壓控延遲線中的延時單元在電路結(jié)構(gòu)、負(fù)載、尺寸上都完全相同，所以從環(huán)路中每個壓控延遲線的延遲時間為(T/Nm)×Ns，通過改變Ns的數(shù)值從而可以改變從環(huán)路12中每個壓控延遲線的延時。從環(huán)路12中的每個壓控延遲線之間相互獨立，可以分別調(diào)整延時，延時的調(diào)整通過改變延時單元數(shù)目的方式實現(xiàn)，其步長均勻一致，能夠線性配置延時。同時，還能保證主從壓控延遲線負(fù)載保持嚴(yán)格統(tǒng)一，避免主環(huán)路和從環(huán)路的延遲不一致。
例如在主環(huán)路壓控延遲線105和從環(huán)路壓控延遲線分別采用圖6、圖8所示的結(jié)構(gòu)時，當(dāng)延時單元DC3的控制端S3為高電平，DC25的控制端S26也為高電平時，DC3的VINPA、VINNA和DC25的VINPA、VINNA是DC2的負(fù)載，這種類型的負(fù)載為負(fù)載一。當(dāng)延時單元DC2的控制端S2為高電平，DC25的控制端S25為低電平時，延時單元DC1沒有信號抽出，DC2的VINPA、VINNA和DC25的VINPB、VINNB是DC1的負(fù)載，這種類型的負(fù)載為負(fù)載二。在整個主環(huán)路11的壓控延遲線105中共有負(fù)載一的延時單元8個，負(fù)載二的延時單元16個。這樣主環(huán)路11中具有負(fù)載一的延時單元數(shù)目和具有負(fù)載二的延時單元數(shù)目比值為8∶16，要滿足主從環(huán)路壓控延遲線負(fù)載保持嚴(yán)格統(tǒng)一，必須使從環(huán)路每個壓控延遲線中具有負(fù)載一的延時單元數(shù)目和具有負(fù)載二的延時單元數(shù)目比值與主環(huán)路11相同。
在3級延時中，從環(huán)路壓控延遲線中各個延時單元的控制端狀態(tài)下表所示

則時鐘通過DC1，DC6，DC8得到3級延時，具有負(fù)載一的延時單元為DC1，具有負(fù)載二的延時單元為DC6和DC8，比值為1∶2。
在6級延時中，從環(huán)路壓控延遲線中各個延時單元的控制端狀態(tài)下表所示

時鐘通過DC1、DC2、DC3、DC4、DC7、DC8得到6級延時。具有負(fù)載一的延時單元為DC1和DC4，具有負(fù)載二的延時單元為DC2、DC3、DC7和DC8，比值為2∶4。
因此，在主從環(huán)路中，具有負(fù)載一的延時單元和具有負(fù)載二的延時單元比值完全相等(1∶2＝2∶4＝8∶16)，負(fù)載保持嚴(yán)格一致，很好地實現(xiàn)了主從環(huán)路延時步長的均勻一致。對控制端SEL的編碼目的是要在延時可變的范圍內(nèi)，始終實現(xiàn)兩種不同負(fù)載的延時單元數(shù)目比例保持不變，從而保證延時步長的均勻性。由于偏置產(chǎn)生器104對壓控延遲線105的延時控制采用偏置電流轉(zhuǎn)變到偏置電壓再到延時控制，存在控制電壓到延時的非線性問題，使得時鐘頻率變化步長不均勻一致。作為本發(fā)明的一個實施例，偏置產(chǎn)生器104采用Replica電路實現(xiàn)，Replica電路是一類電路的通稱，Replica電路的有關(guān)內(nèi)容參見IEEE VOL.27，No.11，Nov，1992，1599，Ian A.Young，Jeffrey K.Greason，and Keng L.Wong，“APLL Clock Generator with 5 to 110 MHz of Lock Range for Microprocessors”。
如圖9所示，T1、T2、T3、T11、T12、T13和T14為N溝道MOS管，T4～T10為P溝道MOS管。電源電壓VDD接T1、T11、T12、T13、T14的源極，T1的漏極接T1、T2的源極，偏置電壓VB1接T1的漏極的柵極。A點電壓接入T2的柵極，T2的漏極接P溝道MOS管的漏極和柵極。T3的漏極接T5的漏極和T6的柵極。T4、T5、T6的源極接地。參考電壓Vref接T3的柵極。T4的柵極與T5的柵極相接。T6的漏極接T7的源極和柵極以及T8的源極，電源電壓VDD接T8的柵極。T9的源極接T7的漏極，柵極接電源電壓VDD，漏極接T13的漏極以及T14的漏極和柵極。T10的柵極接T9的柵極，漏極接T11的漏極以及T12的漏極和柵極。T12和T13的柵極相接。
T1～T5組成一個誤差放大器，比較A點電壓和參考電壓Vref，將比較的結(jié)果反饋給T6，控制T6的尾電流，從而使得A點電壓和Vref相等。T6～T14構(gòu)成的電路與延時單元的構(gòu)成電路基本一致，在電路工作時只需要T7、T9、T13、T14或T8、T10、T11、T12對稱通路中的一邊電路工作即可，本發(fā)明將T7接成關(guān)斷的形式，即T7、T9、T13、T14通路關(guān)斷，T8、T10、T11、T12導(dǎo)通。
例如當(dāng)Vctr(VBP)變小時，T11，T12組成的VCR變小，導(dǎo)致VCR上的壓差變小，A點電壓升高，通過誤差放大器使得VBN升高，T6的尾電流變大，從而VCR上的壓差變大，使得A點電壓降低；當(dāng)A點電壓和Vref相等時，A點電壓維持不變。
反之，當(dāng)VBP變大時，T11，T12組成的VCR變大，導(dǎo)致VCR上的壓差變大，A點電壓降低，通過誤差放大器使得VBN降低，T6的尾電流變小，從而VCR上的壓差變小，使得A點電壓升高；當(dāng)A點電壓和Vref相等時，A點電壓維持不變。
延時單元的延時與VCR的大小成正比，與T6的尾電流成反比，當(dāng)VBP變小時，VCR變小，T6尾電流變大，從而比單VBP控制時的延時更小。反之，當(dāng)VBP變大時，VCR變大，T6尾電流變小，從而比單VBP控制時的延時更大，因而可以增大延時的范圍。
由于偏置產(chǎn)生器沒有使用從控制電壓Vctr→電流→偏置電壓VBP和VBN的轉(zhuǎn)換，消除了V→I→V的非線性造成的延時非線性問題，使時鐘頻率變化步長保持均勻一致。
以上所述僅為本發(fā)明的較佳實施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種延遲鎖相環(huán)，包括偏置產(chǎn)生器和壓控延遲線，所述偏置產(chǎn)生器產(chǎn)生偏置電壓輸入到壓控延遲線，控制所述壓控延遲線產(chǎn)生延時，所述壓控延遲線包括一個或者多個級聯(lián)的延時單元，所述延時單元包括一個對稱有源負(fù)載延時單元，其特征在于，所述延時單元進(jìn)一步包括第一控制端，串接在所述對稱有源負(fù)載延時單元中，對所述對稱有源負(fù)載延時單元的差分信號輸入輸出通路進(jìn)行通斷控制；差分信號輸出選擇通路，與所述對稱有源負(fù)載延時單元的輸出端連接，接收差分信號，輸出放大后的差分信號；以及第二控制端，串接在所述差分信號輸出選擇通路中，對所述差分信號輸出選擇通路的差分信號輸入輸出通路進(jìn)行通斷控制；所述第一控制端和第二控制端同時只能有一個開通或者關(guān)斷。
2.如權(quán)利要求1所述的延遲鎖相環(huán)，其特征在于，所述延遲鎖相環(huán)進(jìn)一步包括一個從環(huán)路，接收輸入的時鐘信號，在所述偏置產(chǎn)生器的相同偏置電壓控制下輸出延時后的時鐘信號，所述從環(huán)路包括一個或者多個獨立的壓控延遲線，所述壓控延遲線包括一個或者多個級聯(lián)的延時單元。
3.如權(quán)利要求2所述的延遲鎖相環(huán)，其特征在于，所述延遲鎖相環(huán)的壓控延遲線與所述從環(huán)路的壓控延遲線的負(fù)載一致。
4.如權(quán)利要求1所述的延遲鎖相環(huán)，其特征在于，所述第一控制端和第二控制端的開通與關(guān)斷通過編碼控制。
5.如權(quán)利要求1至4任一權(quán)利要求所述的延遲鎖相環(huán)，其特征在于，所述偏置產(chǎn)生器為Replica電路。
6.如權(quán)利要求1至4任一權(quán)利要求所述的延遲鎖相環(huán)，其特征在于，所述延時單元的輸入管為N溝道MOS管，負(fù)載管為P溝道MOS管，或者輸入管為P溝道MOS管，負(fù)載管為N溝道MOS管。
7.一種壓控延遲線，包括一個或者多個級聯(lián)的延時單元，所述延時單元包括一個對稱有源負(fù)載延時單元，其特征在于，所述延時單元進(jìn)一步包括第一控制端，串接在所述對稱有源負(fù)載延時單元中，對所述對稱有源負(fù)載延時單元的差分信號輸入輸出通路進(jìn)行通斷控制；差分信號輸出選擇通路，與所述對稱有源負(fù)載延時單元的輸出端連接，接收差分信號，輸出放大后的差分信號；以及第二控制端，串接在所述差分信號輸出選擇通路中，對所述差分信號輸出選擇通路的差分信號輸入輸出通路進(jìn)行通斷控制；所述第一控制端和第二控制端同時只能有一個開通或者關(guān)斷。
8.如權(quán)利要求7所述的壓控延遲線，其特征在于，所述延時單元的輸入管為N溝道MOS管，負(fù)載管為P溝道MOS管，或者輸入管為P溝道MOS管，負(fù)載管為N溝道MOS管。
9.一種延時單元，所述延時單元包括一個對稱有源負(fù)載延時單元，其特征在于，所述延時單元進(jìn)一步包括第一控制端，串接在所述對稱有源負(fù)載延時單元中，對所述對稱有源負(fù)載延時單元的差分信號輸入輸出通路進(jìn)行通斷控制；差分信號輸出選擇通路，與所述對稱有源負(fù)載延時單元的輸出端連接，接收差分信號，輸出放大后的差分信號；以及第二控制端，串接在所述差分信號輸出選擇通路中，對所述差分信號輸出選擇通路的差分信號輸入輸出通路進(jìn)行通斷控制；所述第一控制端和第二控制端同時只能有一個開通或者關(guān)斷。
10.如權(quán)利要求9所述的延時單元，其特征在于，所述延時單元的輸入管為N溝道MOS管，負(fù)載管為P溝道MOS管，或者輸入管為P溝道MOS管，負(fù)載管為N溝道MOS管。
全文摘要
本發(fā)明適用于通信領(lǐng)域，提供了一種延遲鎖相環(huán)、壓控延遲線以及延時單元，包括偏置產(chǎn)生器和壓控延遲線，所述偏置產(chǎn)生器產(chǎn)生偏置電壓輸入到壓控延遲線，控制所述壓控延遲線產(chǎn)生延時，所述壓控延遲線包括一個或者多個級聯(lián)的延時單元，所述延時單元包括一個對稱有源負(fù)載延時單元，第一控制端，差分信號輸出選擇通路以及第二控制端，所述第一控制端和第二控制端同時只能有一個開通或者關(guān)斷。本發(fā)明通過控制延時單元的通斷調(diào)整壓控延遲線中延時單元的數(shù)目，實現(xiàn)了對壓控延遲線延時輸出的靈活配置。
文檔編號H03K5/14GK1968021SQ200610062340
公開日2007年5月23日 申請日期2006年8月25日 優(yōu)先權(quán)日2006年8月25日
發(fā)明者李運(yùn)海, 黃立中 申請人:華為技術(shù)有限公司