具有遲滯功能的時間數(shù)字轉(zhuǎn)換電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及一種時間數(shù)字轉(zhuǎn)換電路。
【背景技術(shù)】
[0002]時間數(shù)字轉(zhuǎn)換電路(TDC)是一種用于時間間隔測量的電路，可以將時間間隔轉(zhuǎn)換為數(shù)字信號，進(jìn)而為其他電路所用，或者用于控制其他電路。
[0003]延遲鎖相環(huán)被廣泛的應(yīng)用于時鐘樹分布、頻率綜合以及多相時鐘產(chǎn)生等電路中。由于延遲鎖相環(huán)中VCDL(電壓控制延遲線)的延遲范圍有限，令其很難滿足寬頻率范圍的工作要求。解決的方法之一是對VCDL進(jìn)行分檔，即針對不同的輸入時鐘頻率，選擇不同的VCDL，以此來滿足寬頻率工作范圍的要求。
[0004]時間數(shù)字轉(zhuǎn)換電路此時可以作為輸入時鐘頻率的檢測電路，在檢測出輸入時鐘的頻率范圍后，選擇VCDL的工作檔位，使得延遲鎖相環(huán)可以正常工作。
[0005]傳統(tǒng)的時間數(shù)字轉(zhuǎn)換電路如圖1所示，假設(shè)輸入時鐘信號周期為T，頻率為f，Delay單元的延遲時間為τ，如果輸入時鐘信號經(jīng)過N_1個Delay單元延遲后，與原時鐘信號進(jìn)行邏輯相與，與門的輸出有高電平存在，而經(jīng)過N個Delay單元延遲后，與門的輸出沒有高電平存在，說明(N-1)* τ <Τ/2〈Ν* τ，則 1/(2*Ν* τ ) <f〈l/[2* (N_l) * τ ]，與門輸出的高電平信號可被D Latches (鎖存器)鎖存，通過后續(xù)的信號處理，用于控制V⑶L的檔位。電路具體時序如圖2所示。
[0006]傳統(tǒng)的時間數(shù)字轉(zhuǎn)換電路具有以下兩個缺點:
[0007]1.由于Latch單元以與門的輸出高電平作為鎖存時鐘信號，一旦出現(xiàn)鎖存，DLatches的輸出無法根據(jù)輸入時鐘信號頻率的變化而變化。即TDC對輸入時鐘頻率的判斷只有一次，要再次判斷的話，可能需要對電路進(jìn)行重新上電，或者復(fù)位。如果電路在使用過程中輸入時鐘頻率發(fā)生了變化，則TDC無法對輸入時鐘進(jìn)行準(zhǔn)確檢測，將導(dǎo)致整個延遲鎖相環(huán)無法正常工作。
[0008]2、以高電平作為鎖存時鐘的方式抗干擾能力差，如果與門的輸出出現(xiàn)毛刺，容易發(fā)生錯誤鎖定，而且一旦鎖定，需要重新上電或者復(fù)位才能解除鎖定。
【實用新型內(nèi)容】
[0009]本實用新型所要解決的主要技術(shù)問題是提供一種具有遲滯功能的時間數(shù)字轉(zhuǎn)換電路，其輸出可根據(jù)輸入時鐘頻率的變化而變化。而且觸發(fā)器的鎖存發(fā)生在時鐘下降沿時亥IJ，提高了整體電路的抗干擾能力。時間數(shù)字轉(zhuǎn)換電路在進(jìn)行相位比較時，具有了遲滯功能，提高了整體電路輸出信號的穩(wěn)定性。
[0010]為了解決上述的技術(shù)問題，本實用新型提供了一種具有遲滯功能的時間數(shù)字轉(zhuǎn)換電路，包括:
[0011]延遲模塊，對輸入時鐘信號進(jìn)行延遲；其包括第一延遲線DLY1和第二延遲線DLY2 ;所述第一延遲線中每個延遲模塊的延遲時間τ i長于第二延遲線中每個延遲模塊的延遲時間τ2;
[0012]以及一編碼模塊，包含一與門鏈、觸發(fā)器以及遲滯鏈；所述輸入時鐘信號和經(jīng)過第一延遲線DLY1延遲后的時鐘信號經(jīng)過與門相與，若所述與門輸出高電平信號，則觸發(fā)器鎖存該高電平信號；同時，所述遲滯鏈將時鐘信號的延遲時間由^替換為τ 2。
[0013]在一較佳實施例中:所述輸入時鐘信號在每個下降沿與經(jīng)過第一延遲線DLY1延遲后的時鐘信號相與。
[0014]在一較佳實施例中:所述遲滯鏈中包括與延遲模塊——對應(yīng)的遲滯模塊。
[0015]在一較佳實施例中:所述觸發(fā)器的輸出端輸出低電平時，所述遲滯模塊輸出經(jīng)過第一延遲線DLY1延遲后的時鐘信號；所述觸發(fā)器的輸出端輸出高電平時，所述遲滯模塊輸出經(jīng)過第二延遲線DLY2延遲后的時鐘信號。
[0016]在一較佳實施例中:所述遲滯模塊包括三個或非門；其中第一或非門、第二或非門的輸出端分別輸入第三或非門的輸入端。
[0017]在一較佳實施例中:所述觸發(fā)器的輸出端輸入所述第一或非門與經(jīng)過第一延遲線DLY1延遲后的時鐘信號相或后再反向輸出。
[0018]在一較佳實施例中:所述觸發(fā)器的輸出端反向后輸入所述第二或非門與經(jīng)過第二延遲線DLY2延遲后的時鐘信號相或后再反向輸出。
[0019]在一較佳實施例中:所述第三或非門的輸出端與輸入時鐘信號經(jīng)過與門相與。
[0020]相較于現(xiàn)有技術(shù)，本實用新型具有以下有益效果:
[0021]1.本實用新型提供的一種具有遲滯功能的時間數(shù)字轉(zhuǎn)換電路，使用了觸發(fā)器作為編碼模塊，相較于鎖存器，觸發(fā)器在輸入時鐘信號的每個下降沿進(jìn)行鎖存。一旦輸入信號的周期發(fā)生變化，觸發(fā)器的輸出同樣發(fā)生變化。因此達(dá)到了時間數(shù)字轉(zhuǎn)換電路的輸出可根據(jù)輸入時鐘頻率的變化而變化、并且提高了整體電路的抗干擾能力。
[0022]2.本實用新型提供的一種具有遲滯功能的時間數(shù)字轉(zhuǎn)換電路，具有第一延遲線DLY1和第二延遲線DLY2 ;且第一延遲線中每個延遲模塊的延遲時間τ i長于第二延遲線中每個延遲模塊的延遲時間τ2。如果輸入時鐘信號經(jīng)過N個第一延遲線DLY1中的延遲模塊后，總延遲時間為Ν*.^，若為輸入時鐘信號的周期。這樣延遲后的時鐘信號的上升沿與輸入時鐘信號的下降沿重合，由于實際時鐘存在抖動，這樣在第N個與門的輸出可能存在高電平，也可能不存在高電平。這樣會引起VCDL的檔位一直在變化，造成延遲鎖相環(huán)出現(xiàn)不穩(wěn)定的工作狀態(tài)。由于第一延遲線中每個延遲模塊的延遲時間^長于第二延遲線中每個延遲模塊的延遲時間τ2，因此時鐘信號的延遲時間由τι替換為τ 2后就可以有效避開這個臨界狀態(tài)。
【附圖說明】
[0023]圖1為現(xiàn)有技術(shù)中時間數(shù)字轉(zhuǎn)換電路；
[0024]圖2為現(xiàn)有技術(shù)中時間數(shù)字轉(zhuǎn)換電路的時序圖；
[0025]圖3為本實用新型優(yōu)選實施例中具有遲滯功能的時間數(shù)字轉(zhuǎn)換電路圖；
[0026]圖4為本實用新型優(yōu)選實施例中具有遲滯功能的時間數(shù)字轉(zhuǎn)換電路的時序圖。
【具體實施方式】
[0027]下文結(jié)合附圖和具體實施例對本實用新型做進(jìn)一步說明。
[0028]參考圖3, 一種具有遲滯功能的時間數(shù)字轉(zhuǎn)換電路，包括:
[0029]延遲模塊，對輸入時鐘信號進(jìn)行延遲；其包括第一延遲線DLY1和第二延遲線DLY2 ;所述第一延遲線中每個延遲模塊的延遲時間τ i長于第二延遲線中每個延遲模塊的延遲時間τ2;
[0030]以及一編碼模塊，包含一與門鏈、觸發(fā)器Flip Flop鏈以及遲滯鏈；所述輸