專利名稱：一種遲滯比較電路及芯片的制作方法
技術領域：
本發(fā)明屬于電子電路技術領域，尤其涉及一種遲滯比較電路及芯片。
背景技術：
集成電路設計及數(shù)據(jù)通訊接收過程中，遲滯比較電路有著非常廣泛的應用。遲滯比較電路可以去除噪聲的干擾，實現(xiàn)信號波形的整形及波形變換。目前，常用的遲滯比較電路由兩個比較器CMP1、CMP2及一個RS鎖存器構成，其中該比較器可以為兩級開環(huán)運放結構，也可以為差分對稱輸入比較器結構。其原理為當輸入信號低于基準參考電壓VL時，CMP2比較器翻轉輸出高電平，RS鎖存器通過其S端置位，而在恢復過程中，只有輸入信號高于基準參考電壓VH時，CMPl比較器翻轉輸出高電平，RS鎖 存器才通過其R端復位。然而，由于該遲滯比較電路在工作過程中同時用到了兩個比較器以及一個鎖存器，使得其整體電路結構比較復雜，電路功耗也偏大，且在一些對面積和功耗需求比較苛刻的設計中，該結構的遲滯比較電路將難以勝任。

發(fā)明內容
本發(fā)明的目的在于提供一種遲滯比較電路，旨在解決現(xiàn)有的遲滯比較電路結構較復雜，電路功耗偏大的問題。本發(fā)明是這樣實現(xiàn)的，一種遲滯比較電路，與電源相連接，所述遲滯比較電路包括第一差動比較模塊，包括三個輸入端和兩個輸出端，所述第一差動比較模塊的第一輸入端為所述遲滯比較電路的輸入端，所述第一差動比較模塊用于將所述第一輸入端接收到的輸入電壓與所述第一差動比較模塊的第二輸入端接收到第一基準參考電壓進行比較，輸出第一比較結果；第二差動比較模塊，包括三個輸入端和兩個輸出端，所述第二差動比較模塊的第一輸入端與所述第一差動比較模塊的第一輸入端相連接，所述第二差動比較模塊用于將所述第二差動比較模塊的第一輸入端接收到的輸入電壓與所述第二差動比較模塊的第二輸入端接收到第二基準參考電壓進行比較，輸出第二比較結果；邏輯判斷模塊，包括五個輸入端和三個輸出端，所述邏輯判斷模塊的第一輸入端同時接所述第一差動比較模塊的第一輸出端與所述第二差動模塊的第二輸出端，所述邏輯判斷模塊的第二輸入端同時接所述第一差動比較模塊的第二輸出端與所述第二差動模塊的第一輸出端，所述邏輯判斷模塊的第一輸出端為所述遲滯比較電路的輸出端，所述邏輯判斷模塊的第二輸出端接所述第一差動比較模塊的第三輸入端，所述邏輯判斷模塊的第三輸出端接所述第二差動比較模塊的第三輸入端的，所述邏輯判斷模塊用于判斷輸出所述第一差動比較模塊輸出的第一比較結果或者所述第二差動比較模塊輸出的第二比較結果至所述邏輯判斷模塊的第一輸出端，并根據(jù)所述第一比較結果與所述第二比較結果的比較結果，輸出兩個不同的控制信號分別至所述第一差動比較模塊的第三輸入端以及所述第二差動比較模塊的第三輸入端；以及偏置模塊,包括一個輸入端和三個輸出端，所述偏置模塊的輸入端與所述電源相連接，所述偏置模塊的第一輸出端與所述邏輯判斷模塊的第三輸入端相連接，所述偏置模塊的第二輸出端與所述邏輯判斷模塊的第四輸入端相連接，所述偏置模塊的第三輸出端與所述邏輯判斷模塊的第五輸入端相連接，所述偏置模塊用于向所述邏輯判斷模塊提供穩(wěn)定的偏置源。本發(fā)明實施例的另一目的在于提供一種包括上述遲滯比較電路的芯片。在本發(fā)明實施例中，遲滯比較電路包括第一差動比較模塊、第二差動比較模塊、邏輯判斷模塊以及偏置模塊，遲滯比較電路通過邏輯判斷模塊比較第一差動比較模塊輸出的第一比較結果與第二差動比較模塊輸出的第二比較結果，輸出兩個不同的控制信號分別至第一差動比較模塊以及第二差動比較模塊，以控制該第一差動比較模塊與該第二差動比較模塊的工作狀態(tài)，并判斷輸出該第一比較結果或者第二比較結果，從而達到在簡化電路復雜度與降低電路功耗的同時，實現(xiàn)遲滯電壓的精確控制，遲滯范圍不隨工藝、溫度變化而變 化的目的。


圖I是本發(fā)明實施例提供的遲滯比較電路的模塊結構圖；圖2是本發(fā)明第一實施例提供的遲滯比較電路的示例電路結構圖；圖3是本發(fā)明實施例提供的基于圖2的遲滯比較電路的輸入電壓信號的三角波形圖與遲滯比較電路輸出的矩形波電壓信號圖；圖4是本發(fā)明第二實施例提供的遲滯比較電路的示例電路結構圖。
具體實施例方式為了使本發(fā)明的目的、技術方案及優(yōu)點更加清楚明白，以下結合附圖及實施例，對本發(fā)明進行進一步詳細說明。應當理解，此處所描述的具體實施例僅僅用來解釋本發(fā)明，并不用于限定本發(fā)明。圖I示出了本實施例提供的遲滯比較電路的模塊結構，為了便于說明，僅示出了與本發(fā)明實施例相關的部分，詳述如下。遲滯比較電路包括第一差動比較模塊101、第二差動比較模塊102、邏輯判斷模塊103以及偏置模塊104。第一差動比較模塊101包括三個輸入端和兩個輸出端,該第一差動比較模塊101的第一輸入端為遲滯比較電路的輸入端，該第一差動比較模塊101將該第一輸入端接收到的輸入電壓Vin與該第一差動比較模塊101的第二輸入端接收到第一基準參考電壓Vh進行比較，輸出第一比較結果；第二差動比較模塊102，包括三個輸入端和兩個輸出端，該第二差動比較模塊102的第一輸入端與第一差動比較模塊101的第一輸入端相連接，該第二差動比較模塊102用于將該第二差動比較模塊102的第一輸入端接收到的輸入電壓Vin與該第二差動比較模塊102的第二輸入端接收到第二基準參考電壓Vl進行比較，輸出第二比較結果；邏輯判斷模塊103包括五個輸入端和三個輸出端，該邏輯判斷模塊103的第一輸入端同時接第一差動比較模塊101的第一輸出端與第二差動模塊102的第二輸出端，該邏輯判斷模塊103的第二輸入端同時接第一差動比較模塊101的第二輸出端與第二差動模塊102的第一輸出端，該邏輯判斷模塊103的第一輸出端Vout為該遲滯比較電路的輸出端，該邏輯判斷模塊103的第二輸出端接第一差動比較模塊101的第三輸入端，該邏輯判斷模塊103的第三輸出端接第二差動比較模塊102的第三輸入端，該邏輯判斷模塊103判斷輸出第一差動比較模塊101輸出的第一比較結果或者第二差動比較模塊102輸出的第二比較結果至該邏輯判斷模塊103的第一輸出端Vout，并根據(jù)該第一比較結果與該第二比較結果的比較結果，輸出兩個不同的控制信號分別至第一差動比較模塊101的第三輸入端以及第二差動比較模塊102的第三輸入端；以及偏置模塊104包括一個輸入端和三個輸出端,該偏置模塊104的輸入端與電源相連接，該偏置模塊104的第一輸出端與邏輯判斷模塊103的第三輸入端相連接，該偏置模塊104的第二輸出端與邏輯判斷模塊103的第四輸入端相連接，該偏置模塊104的第三輸出端與邏輯判斷模塊103的第五輸入端相連接，該偏置模塊104用于向邏輯判斷模塊103提供穩(wěn)定的偏置源。
在本發(fā)明實施例中，第一差動比較模塊101將接收到的輸入電壓Vin與第一基準參考電壓Vh進行比較，輸出第一比較結果，第二差動比較模塊102將接收到的輸入電壓Vin與第二基準參考電壓Vl進行比較，輸出第二比較結果，邏輯判斷模塊103判斷輸出該第一比較結果或者第二比較結果至輸出端Vout，并通過比較該第一比較結果與該第二比較結果，輸出兩個不同的控制信號分別至第一差動比較模塊101以及第二差動比較模塊102，以控制該第一差動比較模塊101與該第二差動比較模塊102的工作狀態(tài)，從而實現(xiàn)對輸入電壓Vin進行整形及波形變換，使得電路復雜度與電路功耗得到降低。圖2示出了本發(fā)明第一實施例提供的遲滯比較電路的示例電路結構，為了便于說明，僅示出了與本發(fā)明實施例相關的部分，詳述如下。作為本發(fā)明一實施例，第一差動比較模塊101包括第一開關管1011以及第二開關管1012，該第二開關管1012的控制端為該第一差動比較模塊101的第一輸入端，第二開關管1012的高電位端與該第一開關管1011的高電位端相連接，該第一開關管1011的控制端為第一差動比較模塊101的第二輸入端，第一開關管1011的高電位端為第一差動比較模塊101的第三輸入端，第一開關管1011與第二開關管1012的低電位端分別為第一差動模塊101的第一輸出端和第二輸出端；第二差動比較模塊102包括第三開關管1021以及第四開關管1022，該第三開關管1021的控制端為第二差動比較模塊102的第一輸入端，第三開關管1021的高電位端與該第四開關管的高電位端相連接，該第四開關管1022的控制端為第二差動比較模塊102的第二輸入端，第四開關管1022的高電位端為第二差動比較模塊102的第三輸入端，該第三開關管1021與第四開關管1022的低電位端分別為第二差動模塊102的第一輸出端和第二輸出端。其中，該第一開關管1011、第二開關管1012、第三開關管1021以及第四開關管1022分別為MOS管Ml、MOS管M2、MOS管M3以及MOS管M4，該第一開關管1011、第二開關管1012、第三開關管1021以及第四開關管1022的控制端分別為MOS管Ml、MOS管M2、MOS管M3以及MOS管M4的柵極，該第一開關管1011、第二開關管1012、第三開關管1021以及第四開關管1022的高電位端分別為MOS管M1、M0S管M2、M0S管M3以及MOS管M4的源極，該第一開關管1011、第二開關管1012、第三開關管1021以及第四開關管1022的低電位端分別為MOS管Ml、MOS管M2、MOS管M3以及MOS管M4的漏極。作為本發(fā)明一實施例，邏輯判斷模塊103包括第五開關管1031、第六開關管1032、第七開關管1033、第八開關管1034、第九開關管1035、第一反相器invl以及第二反相器inv2，該第五開關管1031的高電位端為邏輯判斷模塊103的第一輸入端，第五開關管1031的控制端同時接第該五開關管1031的高電位端與該第六開關管的控制端，第五開關管1031的低電位端接地，該第六開關管1032的高電位端為邏輯判斷模塊103的第二輸入端，且該第六開關管1032的高電位端與該第七開關管的控制端相連接，第六開關管1032的低電位端同時接該第五開關管1031的低電位端與該第七開關管1033的低電位端，該第七開關管1033的高電位端為邏輯判斷模塊103的第五輸入端，且第七開關管1033的高電位端同時與該第一反相器invl的正相輸入端以及該第八開關管1034的控制端相連接，該第八開關管1034的高電位端為邏輯判斷模塊103的第三輸入端，第八開關管1034的低電位端為邏輯判斷模塊103的第二輸出端，該第九開關管1035的高電位端為邏輯判斷模塊103的第四輸入端，第九開關管1035的低電位端為邏輯判斷模塊103的第三輸出端，第九開關管1035的控制端同時與該第一反相器invl的反相輸入端以及該第二反相器inv2的正相輸入 端相連接，該第二反相器inv2的反相輸入端為邏輯判斷模塊103的第一輸出端。其中，該第五開關管1031、第六開關管1032、第七開關管1033、第八開關管1034以及第九開關管1035為MOS管，該第五開關管1031、第六開關管1032、第七開關管1033、第八開關管1034以及第九開關管1035的控制端分別為MOS管M5、MOS管M6、MOS管M7、MOS管M8以及MOS管M9的柵極，該第五開關管1031、第六開關管1032以及第七開關管1033的高電位端分別為MOS管M5、MOS管M6以及MOS管M7的漏極，該第五開關管、第六開關管以及第七開關管的低電位端分別為MOS管M5、M0S管M6以及MOS管M7的源極，該第八開關管1034以及第九開關管1035的高電位端分別為MOS管M8以及MOS管M9的源極，所述第八開關管1034以及第九開關管1035的低電位端分別為MOS管M8以及MOS管M9的漏極。作為本發(fā)明一實施例,偏置模塊104包括第一偏置源1041、第二偏置源1042以及第三偏置源1043，該第一偏置源1041的輸入端為偏置模塊104的輸入端，該第一偏置源1041的輸入端同時接該第二偏置源1042的輸入端與該第三偏置源1043的輸入端，該第一偏置源1041的輸出端為該偏置模塊104的第一輸出端，該第二偏置源1042的輸出端為該偏置模塊104的第二輸出端，該第三偏置源1043的輸出端為該偏置模塊104的第三輸出端。在本發(fā)明實施例中，MOS管M1、M0S管M2、M0S管M3、M0S管M4、M0S管M8以及MOS管M9均為P型MOS管，MOS管M5、MOS管M6、以及MOS管M7均為N型MOS管。在具體實施過程中，MOS管Ml、MOS管M2、MOS管M3、MOS管M4、MOS管M8以及MOS管M9可以為相同類型的N型MOS管，此時MOS管M5、M0S管M6、以及MOS管M7應均為P型MOS管，同時Vcc端
與接地端互換。如圖3所示為本發(fā)明實施例提供的基于圖2的遲滯比較電路的輸入電壓信號波形與遲滯比較電路輸出的矩形波電壓信號圖，遲滯比較電路的工作原理為在電路工作狀態(tài)建立前，第八開關管、M9均導通。當輸入電壓Vin與第一基準參考電壓Vh、第二基準參考電壓Vl之間的大小關系為Vin ^ Vl < Vh時，如圖3所示的時間段tl，因Vin彡Vl < Vh, MOS管Ml、MOS管M8所在支路截止，MOS管M2、MOS管M3所在支路導通。由于MOS管M2、M0S管M3導通，使得MOS管M7的柵極電位被MOS管M2、M0S管M3所在支路拉高，從而反相器invl的正相輸入端電壓為低電平，反相器inv2的正相輸入端電壓為高電平，Vout的輸出電壓為低電平。此時，MOS管M9被關閉，MOS管M8維持導通。因此，電路工作狀態(tài)建立后，MOS管M1、M0S管M2組成的差分輸入對開啟，MOS管M3、M0S管M4組成的差分輸入對關閉，該支路上僅有MOS管M2導通。當輸入電壓Vin與第一基準參考電壓Vh、第二基準參考電壓Vl之間的大小關系為Vl < Vin < Vh時，如圖3所示的時間段t2，此時開關管狀態(tài)為M0S管M8導通，MOS管M9截止，MOS管Ml、MOS管M2組成的輸入差分對起作用。又因Vin < Vh，MOS管M2所在支路導通，MOS管M7的柵極電位被MOS管M2所在支路拉高，從而反相器invl的正相輸入端電壓仍為低電平，反相器inv2的正相輸入端電壓仍為高電平，Vout的輸出電壓仍為低電平，即電路中各位狀態(tài)均不發(fā)生變化。當輸入電壓Vin與第一基準參考電壓Vh、第二基準參考電壓Vl之間的大小關系為Vin彡Vh > Vl時，如圖3所示的時間段t3，此時開關管狀態(tài)為M0S管M8導通，MOS管 M9截止，MOS管M1、M0S管M2組成的差分輸入對起作用。又因Vin彡Vh, MOS管Ml所在支路導通，MOS管M2所在支路截止。此時MOS管M7的柵極電位通過MOS管M5、MOS管M6的鏡像作用被下拉至地。從而反相器invl的正相輸入端電壓仍為高電平，反相器inv2的正相輸入端電壓仍為低電平，Vout的輸出電壓仍為高電平，同時,MOS管M8關閉,MOS管M9開啟，使得MOS管M1、M0S管M2組成的差分輸入對關閉，MOS管M3、M0S管M4組成的差分輸入對開啟。又因Vin > VI，MOS管M3所在支路截止，MOS管M4所在支路導通，MOS管M7的柵極電位通過MOS管M5、M0S管M6的鏡像作用依舊被拉至地，反相器invl的正相輸入端電壓保持為高電平，反相器inv2的正相輸入端電壓保持為低電平，Vout的輸出電壓保持為高電平。當輸入電壓Vin與第一基準參考電壓Vh、第二基準參考電壓Vl之間的大小關系為Vl < Vin < Vh時，如圖3所示的時間段t4，此時開關管的狀態(tài)為M0S管M8截止，MOS管M9導通，MOS管M3、M0S管M4組成的差分輸入對起作用。又因Vin > VL,則MOS管M3所在支路截止，MOS管M4所在支路導通，MOS管M7的柵極電位通過MOS管M5、M0S管M6的鏡像下拉作用保持為低電平。反相器invl的正相輸入端電壓仍為高電平，反相器inv2的正相輸入端電壓仍為低電平，Vout的輸出電壓仍為高電平，即電路中各位狀態(tài)均不發(fā)生變化。當輸入電壓Vin與第一基準參考電壓Vh、第二基準參考電壓Vl之間的大小關系為Vin彡Vl < Vh時，如圖3所示的時間段t5，此時開關管狀態(tài)為M0S管M8截止，MOS管M9導通，MOS管M3、M0S管M4組成的差分輸入對起作用。因Vin彡VL,則MOS管M3所在支路導通，MOS管M4所在支路截止，MOS管M7的柵極電位被MOS管M7所在支路拉高，反相器invl的正相輸入端電壓為低電平，反相器inv2的正相輸入端電壓為高電平，Vout的輸出電壓為低電平，同時，開關管狀態(tài)發(fā)生切換，MOS管M8開啟，MOS管M9關閉，使得MOS管Ml、MOS管M2組成的差分輸入對開啟，MOS管M3、MOS管M4組成的差分輸入對關閉。又因Vin< Vh，MOS管Ml所在支路截止，MOS管M2所在支路導通，MOS管M7的柵極電位被MOS管M2所在的支路拉高，反相器invl的正相輸入端電壓仍為低電平，反相器inv2的正相輸入端電壓仍為高電平，Vout的輸出電壓仍為低電平。
在本發(fā)明實施例中，上述過程為一次完整的遲滯滯回過程，即輸入電壓Vin在上升的過程中，只有當輸入電壓Vin超過第一基準參考電壓Vh時，輸出電壓Vout才會發(fā)生狀態(tài)翻轉，而輸入電壓Vin在下降的過程中，只有當輸入電壓Vin低于第二基準參考電壓Vl時，輸出電壓Vout才會發(fā)生狀態(tài)翻轉,且基準參考電壓Vh、Vl分別作為輸入信號電壓值上升和下降的閾值點，使得該遲滯比較電路的遲滯范圍區(qū)間為(Vh-Vl)，且該范圍不隨工藝、溫度變化而變化，遲滯電壓也得到精確控制。圖4是本發(fā)明第二實施例提供的遲滯比較電路的示例電路結構圖，為了便于說明，僅示出了與本發(fā)明實施例相關的部分，詳述如下。作為本發(fā)明一實施例，第一差動比較模塊101包括第一開關管1011以及第二開關管1012，該第二開關管1012的控制端為該第一差動比較模塊101的第一輸入端，第二開關管1012的高電位端與該第一開關管1011的高電位端相連接，該第一開關管1011的控制端為第一差動比較模塊101的第二輸入端，第一開關管1011的高電位端為第一差動比較模塊101的第三輸入端，第一開關管1011與第二開關管1012的低電位端分別為第一差動模塊 101的第一輸出端和第二輸出端；第二差動比較模塊102包括第三開關管1021以及第四開關管1022，該第三開關管1021的控制端為第二差動比較模塊102的第一輸入端，第三開關管1021的高電位端與該第四開關管的高電位端相連接，該第四開關管1022的控制端為第二差動比較模塊102的第二輸入端，第四開關管1022的高電位端為第二差動比較模塊102的第三輸入端，該第三開關管1021與第四開關管1022的低電位端分別為第二差動模塊102的第一輸出端和第二輸出端。其中，當該第一開關管1011、第二開關管1012、第三開關管1021以及第四開關管1022分別為三極管Q1、三極管Q2、三極管Q3以及三極管Q4時，該第一開關管1011、第二開關管1012、第三開關管1021以及第四開關管1022的控制端為三極管的基極，該第一開關管1011、第二開關管1012、第三開關管1021以及第四開關管1022的高電位端為三極管的發(fā)射極，該第一開關管1011、第二開關管1012、第三開關管1021以及第四開關管1022的低電位端為三極管的集電極。作為本發(fā)明一實施例，邏輯判斷模塊103包括第五開關管1031、第六開關管1032、第七開關管1033、第八開關管1034、第九開關管1035、第一反相器invl以及第二反相器inv2，該第五開關管1031的高電位端為邏輯判斷模塊103的第一輸入端，第五開關管1031的控制端同時接該第五開關管1031的高電位端與該第六開關管的控制端，第五開關管1031的低電位端接地，該第六開關管1032的高電位端為邏輯判斷模塊103的第二輸入端，且該第六開關管1032的高電位端與該第七開關管的控制端相連接，第六開關管1032的低電位端同時接該第五開關管1031的低電位端與該第七開關管1033的低電位端，該第七開關管1033的高電位端為邏輯判斷模塊103的第五輸入端，且第七開關管1033的高電位端同時與該第一反相器invl的正相輸入端以及該第八開關管1034的控制端相連接，該第八開關管1034的高電位端為邏輯判斷模塊103的第三輸入端，第八開關管1034的低電位端為邏輯判斷模塊103的第二輸出端，該第九開關管1035的高電位端為邏輯判斷模塊103的第四輸入端，第九開關管1035的低電位端為邏輯判斷模塊103的第三輸出端，第九開關管1035的控制端同時與該第一反相器invl的反相輸入端以及該第二反相器inv2的正相輸入端相連接，該第二反相器inv2的反相輸入端為邏輯判斷模塊103的第一輸出端。
其中，當該第五開關管1031、第六開關管1032、第七開關管1033、第八開關管1034以及第九開關管1035分別為三極管Q5、三極管Q6、三極管Q7、三極管Q8以及三極管Q9時，該第五開關管1031、第六開關管1032、第七開關管1033、第八開關管1034以及第九開關管1035的控制端分別為三極管Q5、三極管Q6、三極管Q7、三極管Q8以及三極管Q9的基極，該第五開關管1031、第六開關管1032以及第七開關管1033高電位端為分別為三極管Q5、三極管Q6以及三極管Q7的集電極，該第五開關管1031、第六開關管1032以及第七開關管1033低電位端分別為三極管Q5、三極管Q6以及三極管Q7的發(fā)射極，該第八開關管以及第九開關管的高電位端分別為三極管Q8以及三極管Q9的發(fā)射極，該第八開關管以及第九開關管的低電位端分別為三極管Q8以及三極管Q9的集電極。作為本發(fā)明一實施例，偏置模塊104包括第一偏置源1041、第二偏置源1042以及第三偏置源1043，該第一偏置源1041的輸入端為偏置模塊104的輸入端，該第一偏置源1041的輸入端同時接該第二偏置源1042的輸入端與該第三偏置源1043的輸入端，該第一偏置源1041的輸出端為該偏置模塊104的第一輸出端，該第二偏置源1042的輸出端為該 偏置模塊104的第二輸出端，該第三偏置源1043的輸出端為該偏置模塊104的第三輸出端。在本發(fā)明實施例中，三極管Q1、三極管Q2、三極管Q3、三極管Q4、三極管Q8以及三極管Q9均為PNP型三極管，三極管Q5、三極管Q6、以及三極管Q7均為NPN型三極管。在具體實施過程中，三極管Q1、三極管Q2、三極管Q3、三極管Q4、三極管Q8以及三極管Q9可以為相同類型的NPN型三極管，此時三極管Q5、三極管Q6、以及三極管Q7應均為PNP型三極管，同時Vcc端與接地端互換。另外，第一差分比較模塊101、第二差分比較模塊102以及邏輯判斷模塊103之間也可以使用三極管與MOS管的組合實現(xiàn)，例如，第一差分比較模塊101與第二差分比較模塊102的開關管僅采用兩組MOS管實現(xiàn)，邏輯判斷模塊103的開關管僅采用三極管實現(xiàn)。本發(fā)明實施例的工作原理與第一發(fā)明實施例的工作原理類似，在此不再贅述。本發(fā)明另一實施例還提供一包括上述遲滯比較電路的芯片。在本發(fā)明實施例中，通過第一差動比較模塊將接收到的輸入電壓與第一基準參考電壓進行比較，輸出第一比較結果，第二差動比較模塊將其接收到的輸入電壓與第二基準參考電壓進行比較，輸出第二比較結果，邏輯判斷模塊判斷輸出該第一比較結果或者該第二比較結果，并通過比較該第一比較結果與該第二比較結果，輸出兩個不同的控制信號分別至第一差動比較模塊以及第二差動比較模塊，以控制該第一差動比較模塊與該第二差動比較模塊的工作狀態(tài)，從而達到了在簡化電路復雜度與降低電路功耗的同時，實現(xiàn)了對遲滯電壓的精確控制，遲滯范圍不隨工藝、溫度變化而變化的目的。以上所述僅為本發(fā)明的較佳實施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內所作的任何修改、等同替換和改進等，均應包含在本發(fā)明的保護范圍之內。
權利要求
1.一種遲滯比較電路，與電源相連接，其特征在于，所述遲滯比較電路包括 第一差動比較模塊，包括三個輸入端和兩個輸出端，所述第一差動比較模塊的第一輸入端為所述遲滯比較電路的輸入端，所述第一差動比較模塊用于將所述第一輸入端接收到的輸入電壓與所述第一差動比較模塊的第二輸入端接收到第一基準參考電壓進行比較，輸出第一比較結果； 第二差動比較模塊，包括三個輸入端和兩個輸出端，所述第二差動比較模塊的第一輸入端與所述第一差動比較模塊的第一輸入端相連接，所述第二差動比較模塊用于將所述第二差動比較模塊的第一輸入端接收到的輸入電壓與所述第二差動比較模塊的第二輸入端接收到第二基準參考電壓進行比較，輸出第二比較結果； 邏輯判斷模塊，包括五個輸入端和三個輸出端，所述邏輯判斷模塊的第一輸入端同時接所述第一差動比較模塊的第一輸出端與所述第二差動模塊的第二輸出端，所述邏輯判斷模塊的第二輸入端同時接所述第一差動比較模塊的第二輸出端與所述第二差動模塊的第 一輸出端，所述邏輯判斷模塊的第一輸出端為所述遲滯比較電路的輸出端，所述邏輯判斷模塊的第二輸出端接所述第一差動比較模塊的第三輸入端，所述邏輯判斷模塊的第三輸出端接所述第二差動比較模塊的第三輸入端的，所述邏輯判斷模塊用于判斷輸出所述第一差動比較模塊輸出的第一比較結果或者所述第二差動比較模塊輸出的第二比較結果至所述邏輯判斷模塊的第一輸出端，并根據(jù)所述第一比較結果與所述第二比較結果的比較結果，輸出兩個不同的控制信號分別至所述第一差動比較模塊的第三輸入端以及所述第二差動比較模塊的第三輸入端；以及 偏置模塊，包括一個輸入端和三個輸出端，所述偏置模塊的輸入端與所述電源相連接，所述偏置模塊的第一輸出端與所述邏輯判斷模塊的第三輸入端相連接，所述偏置模塊的第二輸出端與所述邏輯判斷模塊的第四輸入端相連接，所述偏置模塊的第三輸出端與所述邏輯判斷模塊的第五輸入端相連接，所述偏置模塊用于向所述邏輯判斷模塊提供穩(wěn)定的偏置源。
2.如權利要求I所述的遲滯比較電路，其特征在于，所述第一差動比較模塊包括第一開關管以及第二開關管，所述第二開關管的控制端為所述第一差動比較模塊的第一輸入端，所述第二開關管的高電位端與所述第一開關管的高電位端相連接，所述第一開關管的控制端為所述第一差動比較模塊的第二輸入端，所述第一開關管的高電位端為所述第一差動比較模塊的第三輸入端，所述第一開關管與第二開關管的低電位端分別為所述第一差動模塊的第一輸出端和第二輸出端；所述第二差動比較模塊包括第三開關管以及第四開關管，所述第三開關管的控制端為所述第二差動比較模塊的第一輸入端，所述第三開關管的高電位端與所述第四開關管的高電位端相連接，所述第四開關管的控制端為所述第二差動比較模塊的第二輸入端，所述第四開關管的高電位端為所述第二差動比較模塊的第三輸入端，所述第三開關管與所述第四開關管的低電位端分別為所述第二差動模塊的第一輸出端和第二輸出端。
3.如權利要求2所述的遲滯比較電路，其特征在于，所述第一開關管、第二開關管、第三開關管以及第四開關管為MOS管或者三極管，當所述第一開關管、第二開關管、第三開關管以及第四開關管為MOS管時，所述第一開關管、第二開關管、第三開關管以及第四開關管的控制端為MOS管的柵極，所述第一開關管、第二開關管、第三開關管以及第四開關管的高電位端為MOS管的源極，所述第一開關管、第二開關管、第三開關管以及第四開關管的低電位端為MOS管的漏極；當所述第一開關管、第二開關管、第三開關管以及第四開關管為三極管時，所述第一開關管、第二開關管、第三開關管以及第四開關管的控制端為三極管的基極，所述第一開關管、第二開關管、第三開關管以及第四開關管的高電位端為三極管的發(fā)射極，所述第一開關管、第二開關管、第三開關管以及第四開關管的低電位端為三極管的集電極。
4.如權利要求I所述的遲滯比較電路，其特征在于，所述邏輯判斷模塊包括第五開關管、第六開關管、第七開關管、第八開關管、第九開關管、第一反相器以及第二反相器，所述第五開關管的高電位端為所述邏輯判斷模塊的第一輸入端，所述第五開關管的控制端同時接所述第五開關管的高電位端與所述第六開關管的控制端，所述第五開關管的低電位端接地，所述第六開關管的高電位端為所述邏輯判斷模塊的第二輸入端，且所述第六開關管的高電位端與所述第七開關管的控制端相連接，所述第六開關管的低電位端同時接所述第五開關管的低電位端與所述第七開關管的低電位端，所述第七開關管的高電位端為所述邏輯判斷模塊的第五輸入端，且所述第七開關管的高電位端同時與所述第一反相器的正相輸入端以及所述第八開關管的控制端相連接，所述第八開關管的高電位端為所述邏輯判斷模塊 的第三輸入端，所述第八開關管的低電位端為所述邏輯判斷模塊的第二輸出端，所述第九開關管的高電位端為所述邏輯判斷模塊的第四輸入端，所述第九開關管的低電位端為所述邏輯判斷模塊的第三輸出端，所述第九開關管的控制端同時與所述第一反相器的反相輸入端以及所述第二反相器的正相輸入端相連接，所述第二反相器的反相輸入端為所述邏輯判斷模塊的第一輸出端。
5.如權利要求4所述的遲滯比較電路，其特征在于，所述第五開關管、第六開關管、第七開關管、第八開關管以及第九開關管為MOS管或者三極管，當所述第五開關管、第六開關管、第七開關管、第八開關管以及第九開關管為MOS管時，所述第五開關管、第六開關管、第七開關管、第八開關管以及第九開關管的控制端為MOS管的柵極，所述第五開關管、第六開關管以及第七開關管高電位端為MOS管的漏極，所述第五開關管、第六開關管以及第七開關管低電位端為MOS管的源極，所述第八開關管以及第九開關管的高電位端為MOS管的源極，所述第八開關管以及第九開關管的低電位端為MOS管的漏極；當所述第五開關管、第六開關管、第七開關管、第八開關管以及第九開關管為三極管時，所述第五開關管、第六開關管、第七開關管、第八開關管以及第九開關管的控制端為三極管的基極，所述第五開關管、第六開關管以及第七開關管高電位端為三極管的集電極，所述第五開關管、第六開關管以及第七開關管低電位端為三極管的發(fā)射極，所述第八開關管以及第九開關管的高電位端為三極管的發(fā)射極，所述第八開關管以及第九開關管的低電位端為三極管的集電極。
6.如權利要求I所述的遲滯比較電路，其特征在于，所述偏置模塊包括第一偏置源、第二偏置源以及第三偏置源，所述第一偏置源的輸入端為偏置模塊的輸入端，所述第一偏置源的輸入端同時接所述第二偏置源的輸入端與所述第三偏置源的輸入端，所述第一偏置源的輸出端為所述偏置模塊的第一輸出端，所述第二偏置源的輸出端為所述偏置模塊的第二輸出端，所述第三偏置源的輸出端為所述偏置模塊的第三輸出端。
7.一種芯片，包括電源，其特征在于，所述芯片還包括遲滯比較電路，所述遲滯比較電路包括第一差動比較模塊，包括三個輸入端和兩個輸出端，所述第一差動比較模塊的第一輸入端為所述遲滯比較電路的輸入端，所述第一差動比較模塊用于將所述第一輸入端接收到的輸入電壓與所述第一差動比較模塊的第二輸入端接收到第一基準參考電壓進行比較，輸出第一比較結果； 第二差動比較模塊，包括三個輸入端和兩個輸出端，所述第二差動比較模塊的第一輸入端與所述第一差動比較模塊的第一輸入端相連接，所述第二差動比較模塊用于將所述第二差動比較模塊的第一輸入端接收到的輸入電壓與所述第二差動比較模塊的第二輸入端接收到第二基準參考電壓進行比較，輸出第二比較結果； 邏輯判斷模塊，包括五個輸入端和三個輸出端，所述邏輯判斷模塊的第一輸入端同時接所述第一差動比較模塊的第一輸出端與所述第二差動模塊的第二輸出端，所述邏輯判斷模塊的第二輸入端同時接所述第一差動比較模塊的第二輸出端與所述第二差動模塊的第一輸出端，所述邏輯判斷模塊的第一輸出端為所述遲滯比較電路的輸出端，所述邏輯判斷模塊的第二輸出端接所述第一差動比較模塊的第三輸入端，所述邏輯判斷模塊的第三輸出端接所述第二差動比較模塊的第三輸入端的，所述邏輯判斷模塊用于判斷輸出所述第一差動比較模塊輸出的第一比較結果或者所述第二差動比較模塊輸出的第二比較結果至所述邏輯判斷模塊的第一輸出端，并根據(jù)所述第一比較結果與所述第二比較結果的比較結果，輸出兩個不同的控制信號分別至所述第一差動比較模塊的第三輸入端以及所述第二差動比較模塊的第三輸入端；以及 偏置模塊，包括一個輸入端和三個輸出端，所述偏置模塊的輸入端與所述電源相連接，所述偏置模塊的第一輸出端與所述邏輯判斷模塊的第三輸入端相連接，所述偏置模塊的第二輸出端與所述邏輯判斷模塊的第四輸入端相連接，所述偏置模塊的第三輸出端與所述邏輯判斷模塊的第五輸入端相連接，所述偏置模塊用于向所述邏輯判斷模塊提供穩(wěn)定的偏置源。
8.如權利要求7所述的芯片，其特征在于，所述第一差動比較模塊包括第一開關管以及第二開關管，所述第二開關管的控制端為所述第一差動比較模塊的第一輸入端，所述第二開關管的高電位端與所述第一開關管的高電位端相連接，所述第一開關管的控制端為所述第一差動比較模塊的第二輸入端，所述第一開關管的高電位端為所述第一差動比較模塊的第三輸入端，所述第一開關管與第二開關管的低電位端分別為所述第一差動模塊的第一輸出端和第二輸出端；所述第二差動比較模塊包括第三開關管以及第四開關管，所述第三開關管的控制端為所述第二差動比較模塊的第一輸入端，所述第三開關管的高電位端與所述第四開關管的高電位端相連接，所述第四開關管的控制端為所述第二差動比較模塊的第二輸入端，所述第四開關管的高電位端為所述第二差動比較模塊的第三輸入端，所述第三開關管與所述第四開關管的低電位端分別為所述第二差動模塊的第一輸出端和第二輸出端。
9.如權利要求7所述的芯片，其特征在于，所述邏輯判斷模塊包括第五開關管、第六開關管、第七開關管、第八開關管、第九開關管、第一反相器以及第二反相器，所述第五開關管的高電位端為所述邏輯判斷模塊的第一輸入端，所述第五開關管的控制端同時接所述第五開關管的高電位端與所述第六開關管的控制端，所述第五開關管的低電位端接地，所述第六開關管的高電位端為所述邏輯判斷模塊的第二輸入端，且所述第六開關管的高電位端與所述第七開關管的控制端相連接，所述第六開關管的低電位端同時接所述第五開關管的低電位端與所述第七開關管的低電位端，所述第七開關管的高電位端為所述邏輯判斷模塊的第五輸入端，且所述第七開關管的高電位端同時與所述第一反相器的正相輸入端以及所述第八開關管的控制端相連接，所述第八開關管的高電位端為所述邏輯判斷模塊的第三輸入端，所述第八開關管的低電位端為所述邏輯判斷模塊的第二輸出端，所述第九開關管的高電位端為所述邏輯判斷模塊的第四輸入端，所述第九開關管的低電位端為所述邏輯判斷模塊的第三輸出端，所述第九開關管的控制端同時與所述第一反相器的反相輸入端以及所述第二反相器的正相輸入端相連接，所述第二反相器的反相輸入端為所述邏輯判斷模塊的第一輸出端。
10.如權利要求7所述的芯片，其特征在于，所述偏置模塊包括第一偏置源、第二偏置源以及第三偏置源，所述第一偏置源的輸入端為偏置模塊的輸入端，所述第一偏置源的輸 入端同時接所述第二偏置源的輸入端與所述第三偏置源的輸入端，所述第一偏置源的輸出端為所述偏置模塊的第一輸出端，所述第二偏置源的輸出端為所述偏置模塊的第二輸出 端，所述第三偏置源的輸出端為所述偏置模塊的第三輸出端。
全文摘要
本發(fā)明屬于電子電路技術領域，提供了一種遲滯比較電路及芯片，所述遲滯比較電路包括第一差動比較模塊、第二差動比較模塊、邏輯判斷模塊以及偏置模塊。在本發(fā)明中，通過邏輯判斷模塊比較第一差動比較模塊輸出的第一比較結果與第二差動比較模塊輸出的第二比較結果，輸出兩個不同的控制信號分別至第一差動比較模塊以及第二差動比較模塊，以控制該第一差動比較模塊與該第二差動比較模塊的工作狀態(tài)，并判斷輸出該第一比較結果或者第二比較結果，從而達到了在簡化電路復雜度的同時，實現(xiàn)遲滯電壓的精確控制，遲滯范圍不隨工藝、溫度變化而變化，且電路功耗消耗低的目的。
文檔編號H03K5/22GK102790607SQ20111012603
公開日2012年11月21日 申請日期2011年5月16日 優(yōu)先權日2011年5月16日
發(fā)明者張亮, 胡勝發(fā) 申請人:安凱(廣州)微電子技術有限公司