專利名稱：Mos型半導(dǎo)體集成電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通過(guò)在待機(jī)時(shí)切斷供給電路的電源來(lái)實(shí)現(xiàn)低電耗的MOS型半導(dǎo)體集成電路裝置。
背景技術(shù)：
最近在半導(dǎo)體產(chǎn)業(yè)界，隨著攜帶用電子設(shè)備市場(chǎng)的擴(kuò)大，期望實(shí)現(xiàn)低電耗的半導(dǎo)體集成電路裝置。作為決定半導(dǎo)體集成電路裝置電耗的主要原因，可列舉有源時(shí)即動(dòng)作時(shí)的消耗電流，以及不動(dòng)作期間即待機(jī)時(shí)的漏電流。另外，MOS晶體管等的半導(dǎo)體元件中的待機(jī)時(shí)的漏電流，包含晶體管的截止漏電流與柵漏電流。
圖1示出謀求低電耗的以往的半導(dǎo)體集成電路裝置的一部分的構(gòu)成圖。該電路具有，級(jí)聯(lián)連接的2個(gè)CMOS倒相電路101、102，以及連接在電源電壓VDD的供給節(jié)點(diǎn)與2個(gè)CMOS倒相電路101、102的P溝道MOS晶體管側(cè)的公共源極之間的開(kāi)關(guān)用的P溝道MOS晶體管103。開(kāi)關(guān)用晶體管103，有源時(shí)為導(dǎo)通狀態(tài)，待機(jī)時(shí)為截止?fàn)顟B(tài)。
圖1的電路中，待機(jī)時(shí)使晶體管103為截止?fàn)顟B(tài)，切斷電路全部的電源，因此大幅度削減上述那樣的截止漏電流和柵漏電流。
但是，從待機(jī)轉(zhuǎn)移到通常動(dòng)作時(shí)，或在其逆過(guò)程時(shí)，電源間流過(guò)不要的穿透電流。另外，由于待機(jī)時(shí)各節(jié)點(diǎn)的電位變得不穩(wěn)定，有發(fā)生誤動(dòng)作的擔(dān)心。
圖2示出謀求低電耗的以往的另一半導(dǎo)體集成電路裝置的一部分構(gòu)成。該電路具有級(jí)聯(lián)的2個(gè)CMOS倒相電路101、102，連接在一方的CMOS倒相電路101的N溝道MOS晶體管側(cè)的源極與接地電壓VSS的供給節(jié)點(diǎn)之間的開(kāi)關(guān)用N溝道MOS晶體管104，連接在另一方的CMOS倒相電路102的P溝道MOS晶體管側(cè)的源極與接地電壓VDD的供給節(jié)點(diǎn)之間的開(kāi)關(guān)用P溝道MOS晶體管105。開(kāi)關(guān)用晶體管104、105都在有源時(shí)為導(dǎo)通狀態(tài)，待機(jī)時(shí)為截止?fàn)顟B(tài)。
圖2的電路中，待機(jī)時(shí)晶體管104、105為截止?fàn)顟B(tài)，切斷電路全部的電源，因此實(shí)現(xiàn)上述的截止漏電流的削減。而且能防止因各節(jié)點(diǎn)的電位不穩(wěn)定而引起誤動(dòng)作的發(fā)生。
但是，一方的CMOS倒相電路101中由于總是供給電源電壓VDD，待機(jī)時(shí)流過(guò)柵漏電流。即是說(shuō)圖2的電路中不能實(shí)現(xiàn)待機(jī)時(shí)的柵漏電流的削減。
此外，在“A 90nm Low Power 32K-Byte Embedded SRAM with Gate LeakageSuppression Circuit for Mobile Application(移動(dòng)應(yīng)用的帶柵漏電流抑制電路的90nm低功耗32K字節(jié)嵌入的SRAM)”2003 Symposium on VLSI CircuitsDigest of Technical Papers，PP247-250(Fig.4)，及“16.7fA/cellTunnel-Leakage-Suppressed 16Mb SRAM for Handling Cosmic-Ray InducedMulti-Error(處理宇宙射線感應(yīng)的多誤差的16.7fA/單元隧道漏電流抑制的16Mb SRAM)”2003 IEEE International Solid-State CircuitsConference(ISSCC 2003/Feb 12，2003/Salon 1-6/9:00AM)中，分別記述了通過(guò)降低待機(jī)時(shí)的電源電壓來(lái)實(shí)現(xiàn)漏電流削減的SRAM。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個(gè)方面，本發(fā)明的MOS型半導(dǎo)體集成電路裝置包括至少分別具有1個(gè)P溝道及N溝道MOS晶體管，且具有各自電源供給節(jié)點(diǎn)，并使前級(jí)的輸出信號(hào)供給后級(jí)作為輸入信號(hào)的多級(jí)連接的多個(gè)MOS型電路，所述多個(gè)MOS型電路中，從最后級(jí)看，第奇數(shù)級(jí)的MOS電路各自的電源供給節(jié)點(diǎn)與第1電源電壓節(jié)點(diǎn)之間插入的第1開(kāi)關(guān)元件，所述多個(gè)MOS型電路中，從最后級(jí)看，第偶數(shù)級(jí)的MOS電路各自的電源供給節(jié)點(diǎn)與所述第1電源電壓節(jié)點(diǎn)之間插入的第2開(kāi)關(guān)元件，以及作為連接所述第1及第2開(kāi)關(guān)元件并控制所述第1、第2開(kāi)關(guān)元件的控制電路，所述控制電路分別在把成為待機(jī)狀態(tài)的所述多個(gè)MOS型電路從待機(jī)狀態(tài)恢復(fù)到有源狀態(tài)時(shí)，首先使所述第2開(kāi)關(guān)元件導(dǎo)通，接著使所述第1開(kāi)關(guān)元件導(dǎo)通。


圖1為以往的半導(dǎo)體集成電路裝置的電路圖。
圖2為以往的半導(dǎo)體集成電路裝置的電路圖。
圖3為第1實(shí)施例有關(guān)的靜態(tài)型隨機(jī)存取存儲(chǔ)器的電路圖。
圖4示出圖3中的倒相電路具體構(gòu)成的一例電路圖。
圖5示出圖3的靜態(tài)型隨機(jī)存取存儲(chǔ)器動(dòng)作的一例的定時(shí)圖。
圖6為第1實(shí)施例的變形例的行譯碼器的電路圖。
圖7為第2實(shí)施例的半導(dǎo)體集成電路裝置的框圖。
圖8為提取并表示設(shè)置在圖7的半導(dǎo)體集成電路裝置的接口電路與控制電路的電路圖。
圖9為第2實(shí)施例的變形例的半導(dǎo)體集成電路裝置的電路圖。
圖10為第3實(shí)施例的半導(dǎo)體集成電路裝置的電路圖。
圖11為第3實(shí)施例的變形例的半導(dǎo)體集成電路裝置的電路圖。
具體實(shí)施例方式
以下，參照附圖利用實(shí)施例說(shuō)明本發(fā)明。
(第1實(shí)施例)圖3示出第1實(shí)施例的靜態(tài)隨機(jī)存取存儲(chǔ)器(SLAM)的電路構(gòu)成。10是字線驅(qū)動(dòng)電路(以下稱行譯碼器)。字線WL連接行譯碼器10。字線WL上連接由字線WL的信號(hào)選擇的各靜態(tài)單元構(gòu)成的多個(gè)存儲(chǔ)器單元MC。各存儲(chǔ)器單元MC上分別連接從所選存儲(chǔ)器單元讀出的數(shù)據(jù)以及供給所選的存儲(chǔ)器單元的寫(xiě)入用數(shù)據(jù)的一對(duì)位線BL、/BL。
行譯碼器10譯碼內(nèi)部地址信號(hào)，驅(qū)動(dòng)字線WL。行譯碼器10包含輸入控制電路11，以及譯碼從輸入控制電路11輸出的多個(gè)比特的內(nèi)部地址信號(hào)的多個(gè)CMOS型電路。本實(shí)施例中，作為多個(gè)CMOS型電路，包含分別由P溝道MOS晶體管和N溝道MOS晶體管構(gòu)成的2輸入的NAND門電路12，2輸入的NOR門電路13，2個(gè)倒相電路14、15。
輸入控制電路11在有源時(shí)，輸出根據(jù)供給的多個(gè)比特，本例中為3比特的內(nèi)部地址信號(hào)的信號(hào)，在待機(jī)時(shí)，與內(nèi)部地址信號(hào)無(wú)關(guān)地單值設(shè)定3比特的輸出信號(hào)的邏輯電平，使“L”電平驅(qū)動(dòng)字線WL。
行譯碼器10內(nèi)的多個(gè)CMOS型電路被多級(jí)連接成使前級(jí)的輸出信號(hào)供給后級(jí)作為輸入信號(hào)。即，從輸入控制電路11輸出的3比特信號(hào)中的2比特的信號(hào)供給NAND電路12。NAND門電路12的輸出信號(hào)與從輸入控制電路11輸出的3比特信號(hào)中的留下的1比特信號(hào)供給NOR門電路13。NOR門電路13的輸出信號(hào)供給倒相電路14。倒相電路14的輸出信號(hào)供給倒相電路15。然后，倒相電路15的輸出節(jié)點(diǎn)連接到字線WL。由于倒相電路15的輸出信號(hào)直接驅(qū)動(dòng)字線WL，因此有必要流過(guò)較大的電流。
圖4示出圖3中的倒相電路14、15的具體的電路構(gòu)成的一例。兩個(gè)倒相電路14、15分別包含1個(gè)P溝道及N溝道MOS晶體管。這里，為使比倒相電路14更大的電流流過(guò)倒相電路15，P、N兩種溝道的MOS晶體管中，至少使倒相電路15側(cè)一方的P溝道側(cè)的元件尺寸比倒相電路14側(cè)的大。關(guān)于N溝道側(cè)的元件尺寸，當(dāng)然也可使倒相電路15側(cè)一方比倒相電路14大。
設(shè)置在行譯碼器10內(nèi)的多個(gè)CMOS型電路中，從最后級(jí)看，在相當(dāng)于第奇數(shù)級(jí)的倒相電路15及NOR門電路13各自電源供給節(jié)點(diǎn)，即各門電路內(nèi)的P溝道MOS晶體管側(cè)的源極，與電源電壓VDD的供給節(jié)點(diǎn)之間，插入P溝道MOS晶體管16的源極、漏極間。
另外，從最后級(jí)看，在相當(dāng)于第偶數(shù)級(jí)的倒相電路14及NAND門電路12各自電源供給節(jié)點(diǎn)，即各門電路內(nèi)的P溝道MOS晶體管側(cè)的源極，與電源電壓VDD的供給節(jié)點(diǎn)之間，插入P溝道MOS晶體管17的源極、漏極間。
又，在最后級(jí)，即倒相電路15的輸出節(jié)點(diǎn)與接地電壓VSS的供給節(jié)點(diǎn)之間，插入除噪聲用的N溝道MOS晶體管18的源極、漏極間。
對(duì)上述晶體管16、18的柵極供給控制信號(hào)SLP1，對(duì)晶體管17的柵極供給控制信號(hào)SLP2。
控制電路20是根據(jù)睡眠信號(hào)SLP生成上述控制信號(hào)SLP1及SLP2的電路，例如包含4個(gè)倒相電路21～24，2輸入的NOR門電路25，及2輸入的NAND門電路26。輸入控制電路11的動(dòng)作也根據(jù)上述睡眠信號(hào)進(jìn)行控制。
睡眠信號(hào)SLP供給控制電路20內(nèi)的NOR門電路25及NAND門電路26各自的一個(gè)輸入節(jié)點(diǎn)。另外，睡眠信號(hào)SLP經(jīng)級(jí)聯(lián)的2個(gè)倒相電路21、22供給NOR門電路25及NAND門電路26各自的另一個(gè)輸入節(jié)點(diǎn)。NOR門電路25的輸出信號(hào)供給倒相電路23，從該倒相電路23的輸出節(jié)點(diǎn)輸出上述控制信號(hào)SLP1。NAND門電路26的輸出信號(hào)供給倒相電路24，從該倒相電路24的輸出節(jié)點(diǎn)輸出上述控制信號(hào)SLP2。
下面，用圖5所示的定時(shí)圖說(shuō)明上述構(gòu)成的SRAM的動(dòng)作。
在有源時(shí)，使睡眠信號(hào)SLP為“L”電平。睡眠信號(hào)SLP為“L”電平時(shí)，控制電路20中由于倒相電路22的輸出信號(hào)為“L”電平，故NOR門電路25的輸出信號(hào)為“H”電平，倒相電路23的輸出信號(hào)即控制信號(hào)SLP1為“L”電平。另外，NAND門電路26的輸出信號(hào)為“H”電平，倒相電路24的輸出信號(hào)即控制信號(hào)SLP2為“L”電平。
這時(shí)，行譯碼器10中，晶體管16、17都為導(dǎo)通狀態(tài)。經(jīng)一方的晶體管16對(duì)NOR門電路13及倒相電路15供給電源電壓VDD，經(jīng)另一方的晶體管17對(duì)NAND門電路12及倒相電路14供給電源電壓VDD。另外，晶體管18為截止?fàn)顟B(tài)。從輸入控制電路11輸出的3比特信號(hào)由行譯碼器10譯碼，根據(jù)該譯碼結(jié)果驅(qū)動(dòng)字線WL。
在待機(jī)時(shí)，睡眠信號(hào)SLP為“H”電平。睡眠信號(hào)SLP為“H”電平時(shí)，控制電路20中由于倒相電路22的輸出信號(hào)為“H”電平，因此NOR門電路25的輸出信號(hào)為“L”電平，倒相電路23的輸出信號(hào)即控制信號(hào)SLP1為“H”電平。另外，NAND門電路26的輸出信號(hào)為“L”電平，倒相電路24的輸出信號(hào)即控制信號(hào)SLP2為“H”電平。
這時(shí)，行譯碼器10中，晶體管16、17都為截止?fàn)顟B(tài)，切斷對(duì)行譯碼器10內(nèi)全部CMOS型電路的電源。另外，晶體管18為導(dǎo)通狀態(tài)，字線WL固定于“L”電平。這種狀態(tài)下，由于切斷行譯碼器10的電源，因此行譯碼器10內(nèi)的全部CMOS型電路幾乎不流過(guò)截止漏電流和柵漏電流。另外，柵漏電流流過(guò)晶體管18。然而晶體管18是除噪聲用的，與行譯碼器10內(nèi)的其他晶體管相比，其大小可為十分小，因此可以忽略該電流值。這樣一來(lái)，可削減待機(jī)時(shí)的截止漏電流和柵漏電流。
另外，待機(jī)時(shí)，輸入控制電路11設(shè)定3比特的輸出信號(hào)的邏輯電平，使行譯碼器10的輸出信號(hào)為單值的低電平。其理由是，連接在字線WL的存儲(chǔ)器單元MC，在字線WL的信號(hào)“L”電平時(shí)為非選擇狀態(tài)，在待機(jī)時(shí)，包含模式轉(zhuǎn)移時(shí)有必要使字線WL的信號(hào)為“L”電平即VSS電位。例如行譯碼器10在圖3所示那樣構(gòu)成時(shí)，輸入控制電路11設(shè)定3比特信號(hào)的邏輯電平為圖3中所示那樣“L”、“L”、“H”。這樣，NAND門電路12的輸出信號(hào)為“H”電平，NOR門電路13的輸出信號(hào)為“L”電平，倒相電路14的輸出信號(hào)為“H”電平，倒相電路15的輸出信號(hào)為“L”電平，使字線W L的信號(hào)不上升到“H”電平側(cè)。另外，待機(jī)時(shí)各CMOS型電路由于電源被切斷，故各CMOS型電路的輸出信號(hào)的邏輯電平是存在于各節(jié)點(diǎn)的寄生電容中存儲(chǔ)的電荷產(chǎn)生的電平。
下面，說(shuō)明從有源狀態(tài)轉(zhuǎn)移到待機(jī)模式時(shí)的動(dòng)作。當(dāng)轉(zhuǎn)移到待機(jī)模式時(shí)，睡眠信號(hào)SLP就從“L”電平上升到“H”電平。之后，NOR門電路25的輸出信號(hào)立即為“L”電平，控制信號(hào)SLP1為“H”電平。這樣，行譯碼器10中，晶體管16為截止?fàn)顟B(tài)，切斷供給NOR門電路13及倒相電路15的電源電壓VDD。這時(shí)，晶體管17為導(dǎo)通狀態(tài)，對(duì)最后級(jí)的倒相電路15的前級(jí)倒相電路14供給電源，而且利用來(lái)自輸入控制電路11的信號(hào)設(shè)定其輸出信號(hào)為“H”電平。因此，切斷對(duì)有可能流過(guò)最大穿透電流的最后級(jí)的倒相電路15的電源，穿透電流不流過(guò)該倒相電路15。另外，當(dāng)控制信號(hào)SLP1為“H”電平時(shí)，晶體管18就導(dǎo)通，由于字線WL設(shè)定為“L”電平，故即使晶體管16為截止?fàn)顟B(tài)，噪聲也不加到字線WL。就是說(shuō)，能防止噪聲引起的誤動(dòng)作。
轉(zhuǎn)移到待機(jī)模式后，當(dāng)晶體管16為充分截止?fàn)顟B(tài)時(shí)，控制電路20內(nèi)的倒相電路22的輸出信號(hào)SLPd從“L”電平變?yōu)椤癏”電平。之后，NAND門電路25的輸出信號(hào)為“L”電平，控制信號(hào)SLP2為“H”電平。這樣一來(lái)，行譯碼器10中，晶體管17為截止?fàn)顟B(tài)，切斷供給NAND門電路12及倒相電路14的電源電壓VDD。這時(shí)，已經(jīng)不對(duì)倒相電路15供給電源電壓，而且晶體管18導(dǎo)通，故噪聲不加到字線WL。就是說(shuō)，這種情況下也能防止因噪聲引起的誤動(dòng)作。
在從待機(jī)模式恢復(fù)到有源狀態(tài)時(shí)，睡眠信號(hào)SLP從“H”電平下降到“L”電平。此后，NAND門電路26的輸出信號(hào)立即為“H”電平，控制信號(hào)SLP2為低電平。這樣一來(lái)，行譯碼器10中，晶體管17為導(dǎo)通狀態(tài)，再次接通對(duì)NAND門電路12及倒相電路14的電源電壓VDD的供給。這時(shí)，由于倒相電路22的輸出信號(hào)SLPd尚為“H”電平，故NOR門電路25的輸出信號(hào)是“L”電平，控制信號(hào)SLP1為“H”電平。因此，晶體管16為截止?fàn)顟B(tài)，對(duì)最后級(jí)的倒相電路15未供給電源。因此，即使再次接通對(duì)NAND門電路12及倒相電路14的電源電壓VDD的供給，也沒(méi)有穿透電流流過(guò)該倒相電路15。
此后，控制電路20內(nèi)的倒相電路22的輸出信號(hào)SLPd從“H”電平變到“L”電平。此后，NOR電路25的輸出信號(hào)為“H”電平，控制信號(hào)SLP1為“L”電平。這樣一來(lái)，行譯碼器10中，晶體管16為導(dǎo)通狀態(tài)，再次接通對(duì)NOR門電路13及倒相電路15的電源電壓的供給。這時(shí)，因最后級(jí)倒相電路15的前級(jí)倒相電路14的輸出信號(hào)的邏輯電平已經(jīng)確定，故沒(méi)有穿透電流流過(guò)倒相電路15。
這樣，在從有源狀態(tài)轉(zhuǎn)移到待機(jī)模式時(shí)，或其逆過(guò)程時(shí)，流過(guò)最大電流的最后級(jí)倒相電路15中，不流過(guò)穿透電流。
如上所述，本實(shí)施例的SRAM中，能防止穿透電流或誤動(dòng)作的發(fā)生，同時(shí)能實(shí)現(xiàn)截止漏電流及柵漏電流的削減。
(第1實(shí)施例的變形例)圖6示出第1實(shí)施例的變形例的行譯碼器10的構(gòu)成。本變形例中，與圖3的情況不同，連接在字線WL的存儲(chǔ)器單元MC，在字線WL的信號(hào)“L”電平時(shí)被選。同時(shí)，圖6所示的行譯碼器10在字線WL的驅(qū)動(dòng)時(shí)輸出“L”電平的信號(hào)，在非動(dòng)作時(shí)輸出“H”電平的信號(hào)。
圖3所示的行譯碼器10中，作為控制對(duì)多個(gè)的各CMOS型電路的電源的供給/切斷的開(kāi)關(guān)，設(shè)置P溝道MOS晶體管16、17。與此相對(duì)，圖6所示的行譯碼器10中，作為相當(dāng)于上述P溝道MOS晶體管16、17的開(kāi)關(guān)，設(shè)置N溝道MOS晶體管31、32。
即，一個(gè)晶體管31的源、漏之間，插入從最后級(jí)看相當(dāng)于第奇數(shù)級(jí)的倒相電路15及NOR門電路13各自的接地電壓側(cè)的電源供給節(jié)點(diǎn)即各門電路內(nèi)的N溝道MOS晶體管側(cè)的源極，與接地電壓VSS的供給節(jié)點(diǎn)之間。
另一個(gè)晶體管32的源、漏之間，插入從最后級(jí)看相當(dāng)于第偶數(shù)級(jí)的倒相電路14及NAND門電路12各自的接地電壓側(cè)的電源供給節(jié)點(diǎn)即各門電路內(nèi)的N溝道MOS晶體管側(cè)的源極，與接地電壓VSS的供給節(jié)點(diǎn)之間。
這時(shí)，控制信號(hào)SLP1的反轉(zhuǎn)信號(hào)/SLP1供給晶體管31的柵極，控制信號(hào)SLP2的反轉(zhuǎn)信號(hào)/SLP2供給晶體管32的柵極。
另外，與圖3的情況不同，在倒相電路15的輸出節(jié)點(diǎn)與電源電壓VDD的供給節(jié)點(diǎn)之間，插入除噪聲用的P溝道MOS晶體管33的源、漏之間。
該變形例的SRAM中，也得到與圖3所示的實(shí)施例的SRAM同樣的效果。
(第2實(shí)施例)圖7是第2實(shí)施例的半導(dǎo)體集成電路裝置的框圖。該半導(dǎo)體集成電路裝置中，半導(dǎo)體芯片40內(nèi)形成多個(gè)IP(智能特性)單元41。所謂IP單元，意指具有預(yù)先準(zhǔn)備的規(guī)定功能的電路。圖7中，例示了半導(dǎo)體芯片40內(nèi)形成4個(gè)IP單元41的情況。另外，半導(dǎo)體芯片40內(nèi)形成連接上述4個(gè)IP單元41之間的芯片內(nèi)配線42。另外，在與芯片外部之間輸入輸出信號(hào)用的配線，圖中作了省略。
在上述4個(gè)的各IP單元41內(nèi)，分別設(shè)置了將對(duì)應(yīng)的IP單元41內(nèi)的信號(hào)輸出到內(nèi)配線42的接口電路，以及控制接口電路的動(dòng)作的控制電路。
圖8示出抽出的各IP單元41內(nèi)設(shè)置的接口電路50與控制電路60部分。接口電路50包含作為輸入IP單元內(nèi)生成的信號(hào)的前置緩沖器的倒相電路51，與作為輸入該倒相電路51的輸出信號(hào)、并對(duì)芯片內(nèi)配線42輸出信號(hào)的主緩沖器的倒相電路52。倒相電路52的輸出節(jié)點(diǎn)連接芯片內(nèi)配線42。上述兩倒相電路51、52分別是P溝道MOS晶體管及N溝道MOS晶體管構(gòu)成的CMOS型電路。
由于倒相電路52的輸出信號(hào)直接驅(qū)動(dòng)芯片內(nèi)配線42，故與倒相電路51相比，流過(guò)倒相電路52的電流有必要更大。因此，與圖3中的倒相電路14、15的情況相同，倒相電路51、52中的P、N兩溝道的MOS晶體管中，至少使倒相電路52側(cè)的P溝道的側(cè)的元件尺寸比倒相電路51側(cè)的大。當(dāng)然，對(duì)于N溝道側(cè)的元件尺寸也可使倒相電路52側(cè)的比倒相電路51側(cè)大。
在上述倒相電路52的電源供給節(jié)點(diǎn)、即倒相電路內(nèi)的P溝道MOS晶體管側(cè)的源極，與電源電壓VDD的供給節(jié)點(diǎn)之間，插入P溝道MOS晶體管53的源、漏間。另外，在上述倒相電路51的電源供給節(jié)點(diǎn)即倒相電路內(nèi)的P溝道MOS晶體管側(cè)的源極，與電源電壓VDD的供給節(jié)點(diǎn)之間，插入P溝道MOS晶體管54的源、漏間。對(duì)上述晶體管53的各柵極供給控制信號(hào)SLP1，對(duì)晶體管54的各柵極供給控制信號(hào)SLP2。
控制電路60根據(jù)睡眠信號(hào)SLP生成上述控制信號(hào)SLP1及SLP2，具有例如與圖3中所示的控制電路20相同的電路構(gòu)成。
下面，說(shuō)明上述構(gòu)成的半導(dǎo)體集成電路裝置的動(dòng)作。
有源時(shí)，使睡眠信號(hào)SLP為“L”電平。睡眠信號(hào)SLP“L”電平時(shí)，與圖3的情況相同，控制信號(hào)SLP1、SLP2都為“L”電平。
這時(shí)，接口電路50中，晶體管53、54都為導(dǎo)通狀態(tài)，對(duì)倒相電路52、51供給電源電壓VDD，IP單元41內(nèi)生成的信號(hào)通過(guò)2個(gè)倒相電路52、51輸出到芯片內(nèi)配線42。
待機(jī)時(shí)，睡眠信號(hào)SLP為“H”電平。睡眠信號(hào)SLP“H”電平時(shí)，與圖3的情況相同，控制信號(hào)SLP1、SLP2都為“H”電平。
這時(shí)，接口電路50中，晶體管53、54都為截止?fàn)顟B(tài)，切斷對(duì)倒相電路52、51的電源。該狀態(tài)中，由于倒相電路52、51的電源被切斷，故倒相電路52、51中幾乎沒(méi)有截止漏電流與柵漏電流流過(guò)。這樣一來(lái)，能削減待機(jī)時(shí)中的截止漏電流與柵漏電流。
下面，說(shuō)明從有源狀態(tài)轉(zhuǎn)移到待機(jī)模式時(shí)的動(dòng)作。當(dāng)轉(zhuǎn)移到待機(jī)模式時(shí)，睡眠信號(hào)SLP從“L“電平上升到”H“電平。與圖3的情況相同，此后，先是控制信號(hào)SLP1為”H“電平。一當(dāng)控制信號(hào)SLP1為”H“電平時(shí)，倒相電路50中，晶體管53就成截止?fàn)顟B(tài)，切斷供給最后級(jí)的倒相電路52的電源電壓VDD。這時(shí)，晶體管54為導(dǎo)通狀態(tài)，對(duì)最后級(jí)的倒相電路52的前級(jí)倒相電路51供給電源。因此，即使切斷對(duì)有流過(guò)最大穿透電流可能性的最后級(jí)的倒相電路52的電源，該倒相電路52中也不流過(guò)穿透電流。
當(dāng)轉(zhuǎn)移到待機(jī)模式后，晶體管53成充分截止?fàn)顟B(tài)時(shí)，與圖3的情況相同，控制信號(hào)SLP2為“H“電平。這樣，接口電路50中，晶體管54成截止?fàn)顟B(tài)，切斷供給倒相電路51的電源電壓VDD。這時(shí)，由于已經(jīng)不對(duì)最后級(jí)的倒相電路52供給電源電壓，沒(méi)有噪聲加到芯片內(nèi)配線42。即，能防止因噪聲引起的誤動(dòng)作。
從待機(jī)模式恢復(fù)到有源狀態(tài)時(shí)，睡眠信號(hào)SLP從“H”電平降到“L”電平。這時(shí)，與圖3的情況相同，首先控制信號(hào)SLP2為“L”電平。這樣一來(lái)，接口電路50中，晶體管54為導(dǎo)通狀態(tài)，再次接通對(duì)倒相電路51的電源電壓VDD的供給。這時(shí)，由于不對(duì)最后級(jí)倒相電路52供給電源，故沒(méi)有穿透電流流過(guò)該倒相電路52。
此后，與圖3的情況相同，控制信號(hào)SLP1為“L”電平。這樣一來(lái)，接口電路50中，晶體管53為導(dǎo)通狀態(tài)，再次接通對(duì)最后級(jí)的倒相電路52的電源電壓VDD的供給。這時(shí)，由于已經(jīng)確定最后級(jí)的前級(jí)的倒相電路51的輸出信號(hào)的邏輯電平，故沒(méi)有穿透電流流過(guò)倒相電路52。
這樣，從有源狀態(tài)轉(zhuǎn)移到待機(jī)模式時(shí)，或其逆過(guò)程時(shí)，在流過(guò)最大電流的最后級(jí)的倒相電路52中不流過(guò)穿透電流。
如上所述，本實(shí)施例的半導(dǎo)體集成電路裝置中，能防止穿透電流或誤動(dòng)作的發(fā)生，同時(shí)能削減截止漏電流及柵漏電流。
(第2實(shí)施例的變形例)圖9示出第2實(shí)施例的變形例的半導(dǎo)體集成電路裝置的接口電路50以及控制電路60的構(gòu)成。圖8所示的接口電路50中，作為控制對(duì)2個(gè)倒相電路52、51的電源的供給/切斷的開(kāi)關(guān)，設(shè)置P溝道MOS晶體管53、54。與此相對(duì)，圖9所示的接口電路50中，作為與上述P溝道MOS晶體管53、54相當(dāng)?shù)拈_(kāi)關(guān)，設(shè)置N溝道MOS晶體管55、56。
即，一個(gè)晶體管55的源、漏間，插入在倒相電路52的接地電壓側(cè)的電源供給節(jié)點(diǎn)即倒相電路內(nèi)的N溝道MOS晶體管側(cè)的源極，與接地電壓VSS的供給節(jié)點(diǎn)之間。另一個(gè)晶體管56的源、漏間，插入在倒相電路51的接地電壓側(cè)的電源供給節(jié)點(diǎn)即倒相電路內(nèi)的N溝道MOS晶體管側(cè)的源極，與接地電壓VSS的供給節(jié)點(diǎn)之間。
這時(shí)，對(duì)晶體管55的柵極供給控制信號(hào)SLP1的反轉(zhuǎn)信號(hào)/SLP1，對(duì)晶體管56的柵極供給控制信號(hào)SLP2的反轉(zhuǎn)信號(hào)/SLP2。
本變形例的半導(dǎo)體集成電路裝置也能得到與圖8所示的實(shí)施例的半導(dǎo)體集成電路裝置相同的效果。
(第3實(shí)施例)圖10示出第3實(shí)施例的半導(dǎo)體集成電路裝置的構(gòu)成。該半導(dǎo)體集成電路裝置中，半導(dǎo)體芯片70內(nèi)，形成接口電路80，與控制該接口電路80的動(dòng)作的控制電路90。
接口電路80，是把半導(dǎo)體芯片70內(nèi)生成的信號(hào)輸出到芯片外部的電路，包含作為前置緩沖器的倒相電路81，與作為輸入該倒相電路81的輸出信號(hào)的主緩沖器的倒相電路82。倒相電路82的輸出節(jié)點(diǎn)連接到芯片的輸出端OUT。上述兩個(gè)倒相電路81、82各自是由P溝道MOS晶體及N溝道MOS晶體管構(gòu)成的CMOS型電路。
倒相電路82的輸出信號(hào)因驅(qū)動(dòng)輸出端及與輸出端連接的配線，故與倒相電路81相比，倒相電路82中有必要流過(guò)更大的電流。因此，與圖3中的倒相電路14、15的情況相同，倒相電路81、81內(nèi)的兩個(gè)溝道MOS晶體管中，至少使倒相電路82側(cè)的P溝道側(cè)元件尺寸比倒相電路81側(cè)的大。當(dāng)然對(duì)N溝道側(cè)的元件尺寸也可以使倒相電路82側(cè)的比倒相電路81側(cè)的大。
在上述倒相電路82的電源供給節(jié)點(diǎn)即倒相電路內(nèi)的P溝道MOS晶體管側(cè)的源極，與電源電壓VDD的供給節(jié)點(diǎn)之間，插入P溝道MOS晶體管83的源、漏間。另外，在上述倒相電路81的電源供給節(jié)點(diǎn)即倒相電路內(nèi)的P溝道MOS晶體管側(cè)的源極，與電源電壓VDD的供給節(jié)點(diǎn)之間，插入P溝道MOS晶體管84的源、漏間?？刂菩盘?hào)SLP1供給上述晶體管83的各柵極，控制信號(hào)SLP2供給上述晶體管84的各柵極。
控制電路90是根據(jù)睡眠信號(hào)SLP生成上述控制信號(hào)SLP1及SLP2的電路，具有例如與圖3所示的控制電路相同的電路構(gòu)成。
上述那樣構(gòu)成的半導(dǎo)體集成電路裝置的動(dòng)作，與圖8所示的接口電路50相同，能得到與圖8所示的接口電路50相同的效果。
(第3實(shí)施例的變形例)圖11示出第3實(shí)施例的變形例的半導(dǎo)體集成電路裝置的構(gòu)成，圖10所示的半導(dǎo)體集成電路裝置中，作為控制對(duì)構(gòu)成接口電路80的2個(gè)倒相電路82、81的電源的供給/切斷的開(kāi)關(guān)，設(shè)置P溝道MOS晶體管83、84。與此相對(duì)，圖11所示的半導(dǎo)體集成電路裝置中，作為相當(dāng)于P溝道MOS晶體管83、84的開(kāi)關(guān)，設(shè)置N溝道MOS晶體管85、86。
即，一個(gè)晶體管85的源、漏間，插入在倒相電路82的接地電壓側(cè)的電源供給節(jié)點(diǎn)、即倒相電路內(nèi)的N溝道MOS晶體管側(cè)的源極，與接地電壓VSS的供給節(jié)點(diǎn)之間。另一個(gè)晶體管86的源、漏間，插入在倒相電路81的接地電壓側(cè)的電源供給節(jié)點(diǎn)、即倒相電路內(nèi)的N溝道MOS晶體管側(cè)的源極，與接地電壓VSS的供給節(jié)點(diǎn)之間。
這時(shí)，控制信號(hào)SLP1的反轉(zhuǎn)信號(hào)/SLP1供給晶體管85的各柵極，控制信號(hào)SLP2的反轉(zhuǎn)信號(hào)/SLP2供給晶體管86的各柵極。
用該變形例的半導(dǎo)體集成電路裝置也能得到與圖10所示的實(shí)施例的半導(dǎo)體集成電路裝置同樣的效果。
對(duì)本專業(yè)的技術(shù)人員來(lái)說(shuō)，將容易實(shí)現(xiàn)附加的優(yōu)點(diǎn)和修改。因此，在其較廣泛方面的本發(fā)明不限于此地顯示和描述的具體細(xì)節(jié)和有代表性的實(shí)施例。因此在不偏離所附權(quán)利要求及其等效物所限定的一般發(fā)明性概念的精神和范圍的情況下，可以做出各種修改。
權(quán)利要求
1.一種MOS型半導(dǎo)體集成電路裝置，其特征在于，包括至少分別具有1個(gè)P溝道及N溝道MOS晶體管，且具有各自電源供給節(jié)點(diǎn)，并使前級(jí)的輸出信號(hào)供給后級(jí)作為輸入信號(hào)的多級(jí)連接的多個(gè)MOS型電路；所述多個(gè)MOS型電路中，從最后級(jí)看，第奇數(shù)級(jí)的MOS型電路各自的電源供給節(jié)點(diǎn)與第1電源電壓節(jié)點(diǎn)之間插入的第1開(kāi)關(guān)元件；所述多個(gè)MOS型電路中，從最后級(jí)看，第偶數(shù)級(jí)的MOS型電路各自的電源供給節(jié)點(diǎn)與所述第1電源電壓節(jié)點(diǎn)之間插入的第2開(kāi)關(guān)元件；以及作為連接所述第1及第2開(kāi)關(guān)元件并控制所述第1、第2開(kāi)關(guān)元件的控制電路，所述控制電路分別在把成為待機(jī)狀態(tài)的所述多個(gè)MOS型電路從待機(jī)狀態(tài)恢復(fù)到有源狀態(tài)時(shí)，首先使所述第2開(kāi)關(guān)元件導(dǎo)通，接著使所述第1開(kāi)關(guān)元件導(dǎo)通。
2.如權(quán)利要求1所述的裝置，其特征在于，所述控制電路在將所述多個(gè)MOS型電路從有源狀態(tài)轉(zhuǎn)移到待機(jī)狀態(tài)時(shí)，首先使所述第1開(kāi)關(guān)元件不導(dǎo)通，接著使所述第2開(kāi)關(guān)元件不導(dǎo)通。
3.如權(quán)利要求1所述的裝置，其特征在于，所述第1及第2MOS晶體管是P溝道MOS晶體管，而且所述第1電源電壓節(jié)點(diǎn)是高電壓側(cè)的電源電壓節(jié)點(diǎn)。
4.如權(quán)利要求1所述的裝置，其特征在于，所述第1及第2MOS晶體管是N溝道MOS晶體管，而且所述第1電源電壓節(jié)點(diǎn)是低電壓側(cè)的電源電壓節(jié)點(diǎn)。
5.如權(quán)利要求1所述的裝置，其特征在于，所述多個(gè)MOS型電路中最后級(jí)的MOS型電路內(nèi)的至少所述P溝道MOS晶體管的元件尺寸，比最后級(jí)以外的MOS型電路內(nèi)的所述P溝道MOS晶體管的元件尺寸大。
6.一種MOS型半導(dǎo)體集成電路裝置，其特征在于，具有連接多個(gè)存儲(chǔ)器單元的字線；連接所述字線并驅(qū)動(dòng)所述字線的驅(qū)動(dòng)電路；以及連接所述驅(qū)動(dòng)電路并控制所述驅(qū)動(dòng)電路的動(dòng)作的第1控制電路，所述驅(qū)動(dòng)電路具有至少分別具有1個(gè)P溝道及N溝道MOS晶體管，且具有各自電源供給節(jié)點(diǎn)，并使前級(jí)的輸出信號(hào)供給后級(jí)作為輸入信號(hào)的多級(jí)連接的多個(gè)MOS型電路；所述多個(gè)MOS型電路中，從最后級(jí)看，第奇數(shù)級(jí)的MOS型電路各自的電源供給節(jié)點(diǎn)與第1電源電壓節(jié)點(diǎn)之間插入的第1開(kāi)關(guān)元件；以及所述多個(gè)MOS型電路中，從最后級(jí)看，第偶數(shù)級(jí)的MOS型電路各自的電源供給節(jié)點(diǎn)與所述第1電源電壓節(jié)點(diǎn)之間插入的第2開(kāi)關(guān)元件，其中所述第1控制電路分別在把成為待機(jī)狀態(tài)的所述多個(gè)MOS型電路從待機(jī)狀態(tài)恢復(fù)到有源狀態(tài)時(shí)，首先使所述第2開(kāi)關(guān)元件導(dǎo)通，接著使所述第1開(kāi)關(guān)元件導(dǎo)通。
7.如權(quán)利要求6的裝置，其特征在于，所述第1控制電路在將所述多個(gè)MOS型電路從有源狀態(tài)轉(zhuǎn)移到待機(jī)狀態(tài)時(shí)，首先使所述第1開(kāi)關(guān)元件不導(dǎo)通，接著使所述第2開(kāi)關(guān)元件不導(dǎo)通。
8.如權(quán)利要求6的裝置，其特征在于，進(jìn)一步具有在為所述待機(jī)狀態(tài)時(shí)設(shè)定所述驅(qū)動(dòng)電路的輸入信號(hào)邏輯電平使所述驅(qū)動(dòng)電路的輸出信號(hào)為低電平的第2控制電路。
9.如權(quán)利要求6的裝置，其特征在于，進(jìn)一步具有在所述字線與第2電源電壓節(jié)點(diǎn)之間插入的，控制成在所述待機(jī)狀態(tài)時(shí)導(dǎo)通的第3開(kāi)關(guān)元件。
10.如權(quán)利要求6所述的裝置，其特征在于，所述第1及第2MOS晶體管是P溝道MOS晶體管，而且所述第1電源電壓節(jié)點(diǎn)是高電壓側(cè)的電源電壓節(jié)點(diǎn)。
11.如權(quán)利要求6所述的裝置，其特征在于，所述第1及第2MOS晶體管是N溝道MOS晶體管，而且所述第1電源電壓節(jié)點(diǎn)是低電壓側(cè)的電源電壓節(jié)點(diǎn)。
12.一種MOS型半導(dǎo)體集成電路裝置，其特征在于，具有從輸出端輸出信號(hào)的接口電路，以及連接在所述接口電路并控制所述接口電路的動(dòng)作的控制電路，所述接口電路具有具有P溝道及N溝道MOS晶體管，并有電源供給節(jié)點(diǎn)，輸出節(jié)點(diǎn)連接到所述接口電路的輸出端的第1MOS型電路，具有P溝道及N溝道MOS晶體管，并有電源供給節(jié)點(diǎn)，將輸出信號(hào)輸入到所述第1MOS型電路的第2MOS型電路，插入于所述第1MOS型電路的電源供給節(jié)點(diǎn)與第1電源電壓節(jié)點(diǎn)之間的第1開(kāi)關(guān)元件，以及插入于所述第2MOS型電路的電源供給節(jié)點(diǎn)與第1電源電壓節(jié)點(diǎn)之間的第2開(kāi)關(guān)元件，所述控制電路分別在把成為待機(jī)狀態(tài)的所述第1及第2MOS型電路從待機(jī)狀態(tài)恢復(fù)到有源狀態(tài)時(shí)，首先使所述第2開(kāi)關(guān)元件導(dǎo)通，接著使所述第1開(kāi)關(guān)元件導(dǎo)通。
13.如權(quán)利要求12所述的裝置，其特征在于，所述接口電路分別設(shè)置在半導(dǎo)體芯片內(nèi)的多個(gè)的各IP單元內(nèi)。
14.如權(quán)利要求13所述的裝置，其特征在于，進(jìn)一步具有連接所述多個(gè)的IP單元之間的多條芯片內(nèi)配線。
15.如權(quán)利要求12所述的裝置，其特征在于，所述接口電路設(shè)置在半導(dǎo)體芯片內(nèi)，所述接口電路把半導(dǎo)體芯片內(nèi)生成的信號(hào)輸出到芯片外部。
16.如權(quán)利要求12所述的裝置，其特征在于，所述控制電路在將所述第1及第2MOS型電路從有源狀態(tài)轉(zhuǎn)移到待機(jī)狀態(tài)時(shí)，首先使所述第1開(kāi)關(guān)元件不導(dǎo)通，接著使所述第2開(kāi)關(guān)元件不導(dǎo)通。
17.如權(quán)利要求12所述的裝置，其特征在于，所述第1及第2MOS晶體管是P溝道MOS晶體管，而且所述第1電源電壓節(jié)點(diǎn)是高電壓側(cè)的電源電壓節(jié)點(diǎn)。
18.如權(quán)利要求12所述的裝置，其特征在于，所述第1及第2MOS晶體管是N溝道MOS晶體管，而且所述第1電源電壓節(jié)點(diǎn)是低電壓側(cè)的電源電壓節(jié)點(diǎn)。
19.如權(quán)利要求12所述的裝置，其特征在于，所述第1MOS型電路內(nèi)的至少所述P溝道MOS晶體管的元件尺寸，比所述第2MOS型電路內(nèi)的所述P溝道MOS晶體管的元件尺寸大。
全文摘要
本發(fā)明揭示一種MOS型晶體管集成電路裝置，具有P溝道及N溝道MOS晶體管，且設(shè)置使前級(jí)的輸出信號(hào)供給后級(jí)作為輸入信號(hào)的多級(jí)連接的多個(gè)MOS型電路。所述多個(gè)MOS型電路中，從最后級(jí)看，第奇數(shù)級(jí)的MOS型電路各自的電源供給節(jié)點(diǎn)與電源電壓VDD的供給節(jié)點(diǎn)之間插入第1晶體管。所述多個(gè)MOS型電路中，從最后級(jí)看，第偶數(shù)級(jí)的MOS型電路各自的電源供給節(jié)點(diǎn)與所述電源電壓VDD的供給節(jié)點(diǎn)之間插入第2晶體管。控制電路進(jìn)行控制，使所述多個(gè)MOS型電路為待機(jī)狀態(tài)時(shí)，分別把待機(jī)狀態(tài)的多個(gè)MOS型電路從待機(jī)狀態(tài)恢復(fù)到有源狀態(tài)時(shí)，首先使所述第2晶體管導(dǎo)通，接著使所述第1晶體管導(dǎo)通。
文檔編號(hào)H03K19/00GK1794585SQ20051013615
公開(kāi)日2006年6月28日 申請(qǐng)日期2005年12月20日 優(yōu)先權(quán)日2004年12月20日
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