專利名稱：：數(shù)據(jù)處理裝置的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及具有可重構(gòu)的邏輯電路區(qū)域的數(shù)據(jù)處理裝置。
背景技術(shù)：
：作為能夠重構(gòu)電路的可編程器件，眾所周知有被稱為FPGA(FieldProgrammableGateArray)、PLD(ProgrammableLogicDevice)、PLA(ProgrammableLogicArray)的器件。這些可編程器件的基本構(gòu)成是呈格子狀配置被稱為邏輯單元格或者邏輯單元的單元，并配置了布線群以包圍這些單元，能夠根據(jù)被叫做上下文信息或者配置信息的信息來變更邏輯單元格的功能或布線的連接。在日本專利公開特開2000-40745號(hào)公報(bào)中，作為在FPGA上實(shí)現(xiàn)(實(shí)裝)邏輯電路的不同部分的技術(shù)之一，記載有將對(duì)邏輯電路賦予特征的初始網(wǎng)表(netlist連接表，連線表)區(qū)分為許多頁，在FPGA上裝配這些頁的一個(gè)電路。據(jù)此，就可以進(jìn)行遠(yuǎn)大于FPGA的物理容量的電路的裝配(實(shí)裝)。但是，現(xiàn)在搭載于多媒體設(shè)備、移動(dòng)式設(shè)備、數(shù)字設(shè)備等并進(jìn)行這些設(shè)備的許多數(shù)據(jù)處理的系統(tǒng)LSI，在一個(gè)芯片上搭載多個(gè)用于實(shí)現(xiàn)特定功能的電路單位(在大多情況下，被稱為硬件模塊、IP(IntellectualProperty)或者庫)，這些硬件模塊并行進(jìn)行處理。從而，若只在FPGA單單分解并裝配一個(gè)電路，可重構(gòu)電路的器件的有效性就不會(huì)很大延伸。
發(fā)明內(nèi)容相對(duì)于此，在本發(fā)明中提供一種技術(shù)以執(zhí)行應(yīng)用、或者在執(zhí)行應(yīng)用之際、對(duì)硬件空間動(dòng)態(tài)地進(jìn)行優(yōu)化。而且，在本發(fā)明中還提供一種數(shù)據(jù)處理裝置、例如LSI，其具備以下結(jié)構(gòu)不僅可以獲得如利用編譯器翻譯的命令組的集合譬如程序那樣的、以往的軟件信息，而且可以獲得作為硬件信息的執(zhí)行應(yīng)用的電路本身的信息，并對(duì)其直接進(jìn)行執(zhí)行。在以往的系統(tǒng)LSI所代表的電路器件的技術(shù)中，用硬件實(shí)現(xiàn)的電路以被稱為特定的硬件模塊、IP、庫為單位，作為被固定的硬件進(jìn)行搭載，由借助于這些電路所專用化的LSI來處理數(shù)據(jù)。相對(duì)于此，有一種用通用的電路或者結(jié)構(gòu)來執(zhí)行硬件的電路的技術(shù)。例如，一種模擬器，一個(gè)一個(gè)執(zhí)行程序的命令，以執(zhí)行其電路自身如此對(duì)作為通用裝置的CPU分派任務(wù)這樣的手法。即使其為了將本來用硬件實(shí)現(xiàn)的電路所持有的并行性變成命令單位的執(zhí)行以用CPU來進(jìn)行處理，而使用了多個(gè)CPU，與實(shí)際的硬件的電路相比較，根據(jù)進(jìn)行執(zhí)行的電路規(guī)模也需要普通3位數(shù)～5位數(shù)以上的執(zhí)行時(shí)間。另外，由于在實(shí)時(shí)性上肯定不夠，所以若要實(shí)際地放置復(fù)雜的電路就需要龐大的驗(yàn)證時(shí)間。為此，不僅不可能取代具有龐大的門數(shù)的近年的專用LSI來執(zhí)行處理，而且對(duì)復(fù)雜的專用LSI的功能進(jìn)行驗(yàn)證也日益成為不適宜的狀況。對(duì)于實(shí)時(shí)性的問題，有一種被叫做硬件加速的辦法。這就是在最初的階段，排列多個(gè)CPU或DSP使之并行執(zhí)行，對(duì)其一個(gè)個(gè)分配小規(guī)模的電路，作為整體以短時(shí)間進(jìn)行仿真時(shí)間的思想。由于FPGA和PLD已被實(shí)用化，將仿真對(duì)象的電路直接分配給設(shè)備的作法成為主流，大規(guī)模的集成電路或硬件的仿真，就變得日益能夠在實(shí)時(shí)上以極其接近的時(shí)間來執(zhí)行。但是，F(xiàn)PGA的內(nèi)部單元構(gòu)造為花費(fèi)某一定的時(shí)間來變更硬件電路的實(shí)現(xiàn)的結(jié)構(gòu)構(gòu)造，在CPU或DSP等具有數(shù)據(jù)總線系的硬件的裝配上不太適合。實(shí)際上若要進(jìn)行裝配，則在處理性能(動(dòng)作頻率)、門效率·消耗電力任何方面都無法與經(jīng)過專門設(shè)計(jì)的LSI進(jìn)行競(jìng)爭(zhēng)。進(jìn)而，根據(jù)用于執(zhí)行應(yīng)用的電路，在FPGA或者PLD的情況下，若成為裝配對(duì)象的電路的規(guī)模比FPGA或者PLD的集成度還大則原則上裝配是不可能的。雖然還考慮對(duì)用于執(zhí)行應(yīng)用的電路進(jìn)行分割來裝配的作法，但在此情況下，芯片成為多個(gè)由于引腳數(shù)的限制，性能、成本、消耗電力均進(jìn)一步變得不利。進(jìn)而，在一個(gè)FPGA上裝配經(jīng)過分割的電路的情況下，引腳數(shù)的限制和經(jīng)過分割的各電路的邊界信息的傳播等、對(duì)電路進(jìn)行分割時(shí)將發(fā)生的問題較多。若要在使用了FPGA的硬件的設(shè)計(jì)階段將它們?nèi)拷鉀Q，則相對(duì)于設(shè)計(jì)及開發(fā)專用LSI的以往的技術(shù)，使用了FPGA的優(yōu)點(diǎn)就會(huì)喪失。進(jìn)而，一般而言，F(xiàn)PGA和PLD需要目標(biāo)的硬件電路的數(shù)倍～數(shù)十倍的硬件，在芯片成本(chipcost)、目標(biāo)性能以及消耗電力這三點(diǎn)上均趕不上專用LSI。另一方面，在專用LSI中也有許多問題。在以往的專用LSI的情況下，若在LSI的設(shè)計(jì)階段沒有正確的性能目標(biāo)和功能規(guī)定則設(shè)計(jì)不會(huì)收斂。例如，雖然根據(jù)應(yīng)用的執(zhí)行狀況，大多可進(jìn)行功能和性能的動(dòng)態(tài)折衷，但需要使可實(shí)現(xiàn)在設(shè)計(jì)階段被認(rèn)為必須的性能的相應(yīng)硬件區(qū)域和能夠保證性能的動(dòng)作頻率確定下來。也就是，即便功能或性能的動(dòng)態(tài)折衷在應(yīng)用上可能的情況下，也需要在進(jìn)行了峰值性能要求和單體級(jí)別的每個(gè)功能的性能保證的基礎(chǔ)上，來進(jìn)行LSI設(shè)計(jì)。從而，對(duì)于功能和性能的要求是決定性的，謀圖高性能及多功能的系統(tǒng)LSI，在成本上就成為最差情形的積累，制造成本、芯片面積、消耗電力等變得一直惡化。進(jìn)而，具體而言，在自動(dòng)控制裝置、例如機(jī)器人那樣的應(yīng)用的情況下，在處理視覺信息和聽覺信息時(shí)，將其他功能(步行功能、語言處理、嗅覺處理等)大幅削弱為好的情況較多。但是，在以往的系統(tǒng)LSI中，將實(shí)現(xiàn)全部功能的所有電路同樣地裝配于系統(tǒng)LSI，只不過簡(jiǎn)單地不使用其處理結(jié)果或者以備用狀態(tài)使處理能力降低。相對(duì)于此，如果能夠?qū)﹄娐窐?gòu)成動(dòng)態(tài)地進(jìn)行重構(gòu)，則通過對(duì)由該可重構(gòu)的邏輯電路所構(gòu)成的硬件空間動(dòng)態(tài)地進(jìn)行優(yōu)化，就能夠?qū)⒂布Y源向不使用或者成為備用狀態(tài)的功能的分配大幅縮減，并對(duì)本來應(yīng)集中的視覺信息處理或聽覺信息處理集中地分配硬件資源。即，根據(jù)本發(fā)明，由于不需要如以往的專用LSI那樣將硬件電路(目標(biāo)電路)全部進(jìn)行裝配，所以就能夠以較少的硬件資源獲得最大的執(zhí)行效率。本發(fā)明中的動(dòng)態(tài)優(yōu)化技術(shù)說的是對(duì)由邏輯電路所構(gòu)成的實(shí)際硬件空間的布置動(dòng)態(tài)地進(jìn)行優(yōu)化，是不僅包含對(duì)實(shí)際硬件空間每次進(jìn)行刷新，而且包含對(duì)實(shí)際硬件空間的部分布置動(dòng)態(tài)地進(jìn)行優(yōu)化的概念。從而，就能夠不僅釋放硬件資源向現(xiàn)在不使用的功能的分配，而且縮減硬件資源的分配以使對(duì)于使用中的功能的硬件資源的分配增加，而不會(huì)犧牲備用中的功能的實(shí)時(shí)應(yīng)答性。另外，本發(fā)明中的動(dòng)態(tài)優(yōu)化技術(shù)，能夠?qū)幢阍谑褂弥袇s要求緊急性的功能增加硬件資源的分配，對(duì)不需要緊急性的功能則減少硬件資源的分配、或者暫時(shí)釋放硬件資源的分配。緊急性是指包含處理速度、優(yōu)先等級(jí)等的概念，是對(duì)于數(shù)據(jù)處理裝置的要求的重要內(nèi)容之一。作為左右硬件資源的分配的、對(duì)于數(shù)據(jù)處理裝置的其他要求考慮有進(jìn)行并行處理的作業(yè)(job)的增減、中斷的有無等各種各樣的因素。本發(fā)明中的動(dòng)態(tài)優(yōu)化技術(shù)依照這些對(duì)于數(shù)據(jù)處理裝置的要求進(jìn)行硬件資源的分配、即對(duì)實(shí)際硬件空間的構(gòu)成動(dòng)態(tài)地進(jìn)行優(yōu)化。對(duì)實(shí)際硬件空間動(dòng)態(tài)地進(jìn)行優(yōu)化的一個(gè)方法是假想數(shù)據(jù)處理裝置遭遇的全部場(chǎng)面，預(yù)先決定對(duì)其最佳的實(shí)際硬件空間的布置，作為上下文信息(或者配置信息)來用意并每次進(jìn)行裝載的方法。由于此方法能夠預(yù)先解決在實(shí)際硬件空間產(chǎn)生的定時(shí)閉包(timingclosure)等問題，所以在確保數(shù)據(jù)處理裝置的性能這一點(diǎn)上較為理想。但是，假想在所有情況(scenario)下遭遇的場(chǎng)面是不可能的，如果將有限的場(chǎng)面作為對(duì)象進(jìn)行某種程度優(yōu)化，并在其他場(chǎng)面中得到獲得適中的性能這樣的通用的解決方案的話，對(duì)實(shí)際硬件空間動(dòng)態(tài)地進(jìn)行優(yōu)化的效果將會(huì)削弱。其他方法的之一是用僅表示邏輯門和它們的連接狀態(tài)的網(wǎng)表的狀態(tài)來準(zhǔn)備作為實(shí)現(xiàn)某功能用的單位所設(shè)計(jì)的硬件模塊(IP或者庫)，在其功能變得需要時(shí)，將該網(wǎng)表的一部分或者全體結(jié)合實(shí)際硬件空間的空閑空間動(dòng)態(tài)地配置及配線后進(jìn)行映射的方法。由于此方法能夠結(jié)合實(shí)際硬件空間的瞬間狀況靈活地動(dòng)態(tài)地配置電路，所以被認(rèn)為是能夠?qū)τ布臻g最動(dòng)態(tài)地進(jìn)行優(yōu)化的方法。但是，基于網(wǎng)表進(jìn)行配置及配線的處理是在靜態(tài)的LSI的設(shè)計(jì)及開發(fā)階段也需要龐大時(shí)間的處理，需要在進(jìn)行映射的每個(gè)瞬間反復(fù)進(jìn)行該處理。加入瞬間的實(shí)際硬件空間的實(shí)情及其他要素，基于必要電路的網(wǎng)表瞬間解決配置、配線諸多問題后進(jìn)行映射實(shí)際上是不可能的。即便能夠提供可以幾乎以時(shí)鐘單位或者周期單位高速地解決包含定時(shí)閉包在內(nèi)的問題的硬件，另行準(zhǔn)備這樣的硬件資源也不經(jīng)濟(jì)，等待諸如這樣的硬件的問世只會(huì)使硬件空間的動(dòng)態(tài)優(yōu)化的實(shí)現(xiàn)變得更難。根據(jù)網(wǎng)表的狀態(tài)，以欲用該網(wǎng)表進(jìn)行裝配的電路一部分的適當(dāng)范圍為單位，解決各自的電路單位內(nèi)的配置、配線，并將這些電路單位配置于實(shí)際硬件空間的空閑空間，縮小成連接這些電路單位的配置、配線問題，由此就有可以將解決進(jìn)行映射的每個(gè)瞬間的配置、配線問題的時(shí)間縮短的可能性。但是，進(jìn)行配置、配線時(shí)的實(shí)際硬件空間的狀況時(shí)刻進(jìn)行變動(dòng)。從而，依照狀況時(shí)常在瞬間將配置、配線問題動(dòng)態(tài)地進(jìn)行解決并不容易，即便可能也將因此而時(shí)常耗費(fèi)硬件資源和電力，依然如故不能解決提供高性能高功能、低芯片成本·低電力消耗的數(shù)據(jù)處理裝置這一課題。因而，在本發(fā)明中，提供一種結(jié)構(gòu)代碼，該結(jié)構(gòu)代碼具有用于將作為用來執(zhí)行應(yīng)用的電路的至少一部分的對(duì)象電路映射到邏輯電路區(qū)域的一部分的對(duì)象電路信息、用于將對(duì)象電路上所連接的接口電路映射到邏輯電路區(qū)域的接口電路信息以及在接口電路中實(shí)現(xiàn)的邊界條件。對(duì)象電路的最適當(dāng)?shù)睦邮菍⒆鳛閷?shí)現(xiàn)用于執(zhí)行應(yīng)用的某功能用的單位所設(shè)計(jì)的硬件模塊分割成多個(gè)的分割電路。在為了裝配硬件模塊所要的硬件資源較少的情況下，也可以不進(jìn)行分割地使之對(duì)象電路化，生成與其對(duì)應(yīng)的接口電路信息并裝配于邏輯電路區(qū)域。具有可動(dòng)態(tài)地重構(gòu)電路的邏輯電路區(qū)域的數(shù)據(jù)處理裝置中的本發(fā)明的控制方法具有取得結(jié)構(gòu)代碼的步驟；根據(jù)結(jié)構(gòu)代碼的對(duì)象電路信息及接口電路信息在邏輯電路區(qū)域上映射對(duì)象電路和該對(duì)象電路所連接的接口電路的步驟；以及基于結(jié)構(gòu)代碼的邊界條件來控制接口電路的動(dòng)作步驟。另外，本發(fā)明的數(shù)據(jù)處理裝置具有可動(dòng)態(tài)地重構(gòu)電路的邏輯電路區(qū)域；取得結(jié)構(gòu)代碼的裝載單元；根據(jù)結(jié)構(gòu)代碼的對(duì)象電路信息及接口電路信息在邏輯電路區(qū)域上映射對(duì)象電路和該對(duì)象電路上所連接的接口電路的映射單元；依照結(jié)構(gòu)代碼的邊界條件來控制接口電路的動(dòng)作控制單元。裝載單元在獲取結(jié)構(gòu)代碼的情況下是獲取單元，在從使用了計(jì)算機(jī)等的通信網(wǎng)絡(luò)或存儲(chǔ)器進(jìn)行下載的情況下就是下載單元。雖然有時(shí)還包含根據(jù)所裝載的電路信息來重構(gòu)硬件的映射在內(nèi)而被稱為裝載，但在本說明書中將直到取得結(jié)構(gòu)代碼為止稱為進(jìn)行裝載的步驟。對(duì)在裝載單元中取得代碼的過程能夠分配獲取、下載、獲得、讀取等各種各樣的命令，還可以利用通信系統(tǒng)來裝載結(jié)構(gòu)代碼。這些裝載單元、映射單元以及動(dòng)作控制單元也可以作為硬件模塊之一來看待，通過進(jìn)行分割并使之對(duì)象電路化，可以在邏輯電路區(qū)域上作為分割電路來裝配。從而，在根據(jù)應(yīng)用的執(zhí)行狀況實(shí)現(xiàn)裝載單元、映射單元以及動(dòng)作控制單元的功能的一部分即可這樣的條件下，能夠釋放被分配給這些功能的硬件資源，并為了其他硬件模塊的實(shí)現(xiàn)而分配硬件資源以此提高并行處理能力、或者改善處理速度。在本發(fā)明中，從用于執(zhí)行包含硬件模塊的應(yīng)用的電路的原始網(wǎng)表，分割某適當(dāng)?shù)姆秶?，在?jīng)過分割的單元內(nèi)配置、配線問題被解決，生成可映射在邏輯電路區(qū)域的一部分的對(duì)象電路信息。其次，從形成由對(duì)象電路信息所構(gòu)成的對(duì)象電路的、原始網(wǎng)表上的邊界的信息生成接口電路信息。進(jìn)而，將原始網(wǎng)表變換成對(duì)象電路的集合，解決這些對(duì)象電路之間的配置、配線問題，生成接口電路中的邊界條件。從而，對(duì)象電路之間的配置、配線問題就作為接口電路中的邊界條件在結(jié)構(gòu)代碼的生成階段得以解決。為此，當(dāng)在作為實(shí)際硬件空間的、可動(dòng)態(tài)地重構(gòu)電路的邏輯電路區(qū)域的空閑空間上配置對(duì)象電路時(shí)，由裝載單元取得恰當(dāng)?shù)慕Y(jié)構(gòu)代碼，由映射單元來映射對(duì)象電路，同時(shí)在其周圍映射接口電路，由執(zhí)行控制單元基于邊界條件來控制接口電路，由此就能夠在實(shí)際硬件空間動(dòng)態(tài)地配置對(duì)象電路，并執(zhí)行對(duì)象電路。從而，僅僅根據(jù)實(shí)際硬件空間的瞬間狀態(tài)在邏輯電路區(qū)域布置所希望的、或者恰當(dāng)?shù)膶?duì)象電路和接口電路，就能夠執(zhí)行對(duì)象電路。而且能夠防止必須在瞬間解決對(duì)象電路之間的配置及配線問題之類的問題的發(fā)生于未然。在本發(fā)明中，在作為實(shí)際硬件空間的可重構(gòu)的邏輯電路區(qū)域上所映射的一個(gè)或多個(gè)對(duì)象電路在該狀態(tài)下得以執(zhí)行。對(duì)象電路的邊界經(jīng)由接口電路虛擬地連接到構(gòu)成該對(duì)象電路所屬的硬件模塊的許多對(duì)象電路。為此，對(duì)象電路的邊界就在連接了許多對(duì)象電路的虛擬硬件空間的狀態(tài)下得以控制。從而，在進(jìn)行映射之際就能夠?qū)ψ鳛閷?shí)際硬件空間的邏輯電路區(qū)域的可利用的任一區(qū)域均映射對(duì)象電路和接口電路。進(jìn)而，在與相鄰的對(duì)象電路的邊界處的接口電路信息及邊界條件相一致、或者相對(duì)應(yīng)的情況下，就意味著將要進(jìn)行映射的對(duì)象電路和相鄰的對(duì)象電路是在虛擬硬件空間中鄰接的對(duì)象電路。為此，就能夠映射對(duì)象電路以不經(jīng)過接口電路地將相鄰的各對(duì)象電路直接連接起來。即，能夠結(jié)合實(shí)際硬件空間的狀態(tài)自由地改變實(shí)際硬件空間上映射的實(shí)際的對(duì)象電路的集合的大小。既可以將多個(gè)對(duì)象電路在實(shí)際硬件空間上分散進(jìn)行映射，也可以集中進(jìn)行映射，能夠極其靈活地使用實(shí)際硬件空間。在邏輯電路區(qū)域上現(xiàn)在和/或過去、以時(shí)間和/或空間方式所分散配置的各對(duì)象電路的連接也是容易的。由動(dòng)作控制單元基于邊界條件在將要執(zhí)行的一方對(duì)象電路的接口電路的控制中反映以時(shí)間和/或空間方式所分開映射的另一方對(duì)象電路的接口電路的狀態(tài)，由此就能夠在實(shí)際硬件空間中將以時(shí)間或者空間方式分開的各對(duì)象電路在虛擬硬件空間中沒有難度地進(jìn)行連接。為此，希望設(shè)置存儲(chǔ)在邏輯電路區(qū)域中現(xiàn)在和/或過去所映射的對(duì)象電路的接口電路的狀態(tài)的邊界信息存儲(chǔ)器。在另一方對(duì)象電路中也包含以時(shí)間和/或空間方式?jīng)]有連接地映射的自己的對(duì)象電路。由此，即便在實(shí)際硬件空間中根據(jù)條件對(duì)某對(duì)象電路進(jìn)行刪除、再生，也可以在虛擬硬件空間中進(jìn)行連續(xù)的處理。進(jìn)而，還可以將利用同一對(duì)象電路信息的電路實(shí)例構(gòu)成多個(gè)以提高并行度或者提高可靠度。這樣的控制既可以根據(jù)結(jié)構(gòu)代碼也可以根據(jù)映射單元和動(dòng)作控制單元的組合來進(jìn)行。本發(fā)明的結(jié)構(gòu)代碼有各種各樣的利用方法。通過將實(shí)際硬件空間上映射的結(jié)構(gòu)代碼以如程序的命令組那樣能夠順序地進(jìn)行跟蹤的狀態(tài)來提供，就能夠根據(jù)結(jié)構(gòu)代碼來控制數(shù)據(jù)處理裝置。結(jié)構(gòu)代碼既可以記錄于記錄介質(zhì)來提供也可以經(jīng)由網(wǎng)絡(luò)等通信手段來提供，還可以通過遠(yuǎn)距離操作來改變硬件的構(gòu)成。另外，作為取代以往的系統(tǒng)LSI的使用方法，能夠由裝載單元基于包含針對(duì)數(shù)據(jù)處理裝置的要求(緊急性、新作業(yè)的開始或者并行處理狀態(tài)的變化、中斷的有無等)、所映射的對(duì)象電路的執(zhí)行狀況、邏輯電路區(qū)域的可利用狀況在內(nèi)的動(dòng)作環(huán)境信息，從具備多個(gè)結(jié)構(gòu)代碼的結(jié)構(gòu)庫取得所希望的結(jié)構(gòu)代碼，以根據(jù)應(yīng)用的執(zhí)行狀況對(duì)數(shù)據(jù)處理裝置的硬件動(dòng)態(tài)地進(jìn)行最佳構(gòu)成。優(yōu)化的方針能夠基于動(dòng)作環(huán)境信息來決定，裝載單元、映射單元、執(zhí)行控制單元的一個(gè)或多個(gè)有助于它。為了在實(shí)際硬件空間的空閑空間上映射新的對(duì)象電路、刪除已使用完畢的對(duì)象電路、或者對(duì)具有緊急性的硬件模塊優(yōu)先地進(jìn)行映射，而暫時(shí)保留其他硬件模塊的分割電路、或者暫時(shí)縮小被分配給其他硬件模塊的硬件資源的比例等、在實(shí)際硬件空間的利用方法上沒有限制。另外，通過將硬件電路結(jié)構(gòu)代碼化，數(shù)據(jù)處理裝置的利用價(jià)值就飛躍性地增大。作為受限的利用方法能夠在數(shù)據(jù)處理裝置中裝配結(jié)構(gòu)庫。例如，能夠提供一種自動(dòng)控制裝置，其具有此數(shù)據(jù)處理裝置；和在數(shù)據(jù)處理裝置中所裝配的至少一個(gè)硬件模塊被用于各自的控制或者數(shù)據(jù)處理的多個(gè)自動(dòng)控制機(jī)構(gòu)，其中，多個(gè)硬件模塊的分割電路被分別動(dòng)態(tài)地映射在邏輯電路區(qū)域中。在對(duì)機(jī)器人的視覺信息和聽覺信息進(jìn)行處理時(shí)，可進(jìn)行以下控制將硬件資源主要分配給這些控制所需要的硬件模塊的分割電路，而步行功能等其他自動(dòng)控制機(jī)構(gòu)的控制所需要的硬件模塊的分割電路則被從實(shí)際硬件空間中移走。另一方面，還可以經(jīng)由網(wǎng)絡(luò)等對(duì)于數(shù)據(jù)處理裝置的外側(cè)的通信來取得結(jié)構(gòu)代碼，如果有能夠映射對(duì)象電路程度的硬件空間，就能夠自由地利用龐大的硬件資產(chǎn)。例如就可以將存在于因特網(wǎng)上的多種多樣的硬件資產(chǎn)映射到身邊的便攜終端的LSI加以利用。通過如機(jī)器人那樣與具備各種機(jī)構(gòu)的裝置進(jìn)行組合，就能夠以較小的資源來進(jìn)行多種多樣的作業(yè)(work)。另外，由于結(jié)構(gòu)代碼時(shí)常被更新，所以能夠在時(shí)常經(jīng)過更新的控制電路之下使多種多樣的作業(yè)得以進(jìn)行。另外，通過具備本發(fā)明的數(shù)據(jù)處理裝置；天線、連接器等為了與外界通信而在電路上無法實(shí)現(xiàn)的通信所需要的機(jī)構(gòu)；以及顯示器、擴(kuò)音器等專用于輸入輸出的機(jī)構(gòu)，就能夠提供以進(jìn)行各種通信的功能為首、除通信以外的功能、例如對(duì)身體的狀態(tài)進(jìn)行監(jiān)視的功能等各種各樣的服務(wù)。而且，進(jìn)行各自服務(wù)的電路構(gòu)成能夠使用時(shí)常經(jīng)過更新的最新的配置。對(duì)象電路的尺寸是靈活的，小于在映射對(duì)象的邏輯電路區(qū)域上還包含接口電路在內(nèi)能夠進(jìn)行映射的尺寸即可。對(duì)象電路的尺寸較小的一方實(shí)際硬件空間的優(yōu)化的效率較高。但是，對(duì)于一個(gè)硬件模塊的所用意的結(jié)構(gòu)代碼的量將會(huì)變多。在進(jìn)行映射之際，在本發(fā)明中，只要有硬件空間就可以將多個(gè)對(duì)象電路匯總起來進(jìn)行映射。從而，因?qū)ο箅娐返某叽缍磸?fù)進(jìn)行映射的次數(shù)變得龐大，其結(jié)果處理時(shí)間將增大這樣的擔(dān)心就較少。對(duì)于可重構(gòu)的結(jié)構(gòu)之內(nèi)、具備多個(gè)有特定數(shù)目的可重構(gòu)的電路所構(gòu)成的電路塊的結(jié)構(gòu)，希望結(jié)構(gòu)代碼包含能夠以電路塊為單位進(jìn)行映射的對(duì)象電路信息。本發(fā)明的結(jié)構(gòu)代碼對(duì)具有可動(dòng)態(tài)地重構(gòu)電路的邏輯電路區(qū)域的所有數(shù)據(jù)處理裝置都能夠適用。但是，若是如FPGA那樣將電路的構(gòu)成存儲(chǔ)在查找表格(LUT)中的硬件，則有可能為了變更LUT而具有數(shù)時(shí)鐘，執(zhí)行速度的延遲顯著。從而，在本發(fā)明中提供一種具有邏輯電路區(qū)域的數(shù)據(jù)處理裝置，該邏輯電路區(qū)域具備進(jìn)行重構(gòu)所要的時(shí)間非常短的多個(gè)元件。本發(fā)明的元件具備對(duì)輸入數(shù)據(jù)進(jìn)行邏輯運(yùn)算并輸出輸出數(shù)據(jù)的運(yùn)算核，運(yùn)算核具備被輸入指示邏輯運(yùn)算的多位操作碼(functioncode)，并根據(jù)輸入數(shù)據(jù)來選擇輸出數(shù)據(jù)的選擇器。由于能夠僅通過提供被輸入到運(yùn)算核的操作碼來變更邏輯，所以能夠高速地更換邏輯而無需改寫LUT。進(jìn)而，希望在將n設(shè)為多個(gè)整數(shù)時(shí)元件具備n個(gè)輸入、n個(gè)輸出、從n個(gè)輸入中選擇任意的輸入數(shù)據(jù)的輸入接口、以及從n系統(tǒng)的輸入及輸出數(shù)據(jù)中的某一個(gè)任意地進(jìn)行選擇并從n系統(tǒng)的輸出中的至少某一個(gè)進(jìn)行輸出的輸出接口。例如，如果是二維延伸的邏輯電路區(qū)域則多個(gè)n的候補(bǔ)為4，從東西南北(前后左右)4方向的任一方向都能夠輸入數(shù)據(jù)，對(duì)4方向的任一方向都能夠輸出數(shù)據(jù)。另外，如果是三維延伸的邏輯電路區(qū)域，則多個(gè)n的候補(bǔ)為6，從前后左右上下6方向的任一方向都能夠輸入數(shù)據(jù)，對(duì)6方向的任一方向都能夠輸出數(shù)據(jù)。進(jìn)而，此元件還作為不進(jìn)行邏輯運(yùn)算簡(jiǎn)單的連接切換元件發(fā)揮功能。進(jìn)而，希望在運(yùn)算核中設(shè)置對(duì)n個(gè)輸入的某一個(gè)數(shù)據(jù)、或者輸出數(shù)據(jù)進(jìn)行鎖存的寄存器。如果不使用寄存器，則能夠構(gòu)成譯碼器等適合于沒有時(shí)鐘依賴性、或者執(zhí)行較少處理的電路，如果使用寄存器就能夠構(gòu)成狀態(tài)機(jī)等適合于時(shí)鐘依賴性較高的處理的電路。根據(jù)本發(fā)明，就可以按數(shù)時(shí)鐘或周期的單位進(jìn)行實(shí)際硬件空間的動(dòng)態(tài)優(yōu)化。為此，折衷的自由度就非常大、能夠以較高的水平同時(shí)實(shí)現(xiàn)高性能高功能、低芯片成本、低電力消耗之類的、相反的若干要求。從而，可重構(gòu)技術(shù)的有效性就飛躍性地增大。可動(dòng)態(tài)地重構(gòu)的電路區(qū)域的裝配效率將提高，與專用LSI相比較使內(nèi)部的運(yùn)行效率顯著提高，能夠提供一種在芯片成本、性能及消耗電力這三點(diǎn)上有利的解決手段。另外，由于可動(dòng)態(tài)地重構(gòu)的硬件是可編程的硬件這一特征得以最大限度地活用，所以就能夠提供一種使以往的LSI開發(fā)方法中為了物理設(shè)計(jì)和功能驗(yàn)證、品質(zhì)保證而需要數(shù)月以上的時(shí)間的硬件的提供在原理上不需要這些期間的結(jié)構(gòu)。即，在本發(fā)明中，提供一種可實(shí)現(xiàn)的硬件空間的動(dòng)態(tài)優(yōu)化技術(shù)。將以往用有形體所提供的硬件電路信息和諸如命令程序那樣控制硬件電路的軟件信息，作為以一個(gè)使其統(tǒng)一的被稱為結(jié)構(gòu)代碼的體系進(jìn)行了編碼的新信息來提供。因此，在硬件的執(zhí)行周期中，通過在應(yīng)用要求(結(jié)構(gòu))的約束條件下在該瞬間將有效的硬件、資源和所要求的處理性能進(jìn)行折衷，并動(dòng)態(tài)地進(jìn)行優(yōu)化，則即便對(duì)特定的應(yīng)用用所設(shè)計(jì)的專用LSI，可重構(gòu)的芯片也可以在芯片成本、性能要求、消耗電力這三個(gè)方面顯示出優(yōu)越性。用于實(shí)現(xiàn)硬件空間的動(dòng)態(tài)優(yōu)化的結(jié)構(gòu)的基本要素技術(shù)能夠列舉出可進(jìn)行硬件電路的時(shí)間分割執(zhí)行的電路分割執(zhí)行和繼續(xù)執(zhí)行技術(shù)；多個(gè)硬件電路間的通道連接技術(shù)；動(dòng)態(tài)硬件電路生成技術(shù)、縮小技術(shù)、刪除交換技術(shù)；硬件電路信息的緊湊化技術(shù)和電路信息的高速移動(dòng)技術(shù)；應(yīng)用要求的資源間折衷、軟件技術(shù)；硬件電路及軟件信息的高速仿真技術(shù)。本發(fā)明的結(jié)構(gòu)代碼能夠支持這些技術(shù)。另外，本發(fā)明的結(jié)構(gòu)代碼包含對(duì)象電路信息(分割電路信息)、接口電路信息和邊界條件，進(jìn)而，結(jié)構(gòu)代碼可大致分為硬件電路信息和軟件信息這兩類。硬件電路信息能夠包含當(dāng)可使用的硬件資源為100％時(shí)的各電路的模塊相關(guān)信息(靜態(tài)拓?fù)湫畔⒑蛣?dòng)態(tài)模塊執(zhí)行信息)、層次構(gòu)造、優(yōu)先等級(jí)、例外處理?xiàng)l件、動(dòng)態(tài)折衷條件等。結(jié)構(gòu)代碼能夠包含以邊界條件為首的、輔助性地支持硬件電路的功能及定時(shí)控制的信息全體，在其中包含以往的命令程序和矢量表、根據(jù)應(yīng)用還包含圖像等數(shù)據(jù)信息之類的軟件信息。例如，在微處理器的情況下，存在諸如外部中斷控制部及例外處理部那樣只需要特定條件的電路和諸如譯碼器或者數(shù)據(jù)總線那樣以比較高的頻率進(jìn)行執(zhí)行的電路。如果使用本發(fā)明的結(jié)構(gòu)代碼，就能夠從微處理器之類的功能面重新分析在硬件空間上層次構(gòu)成的硬件電路，并作為被重構(gòu)成可以進(jìn)行設(shè)想了動(dòng)態(tài)執(zhí)行的動(dòng)態(tài)優(yōu)化的信息的集合體而提供微處理器的硬件以及軟件信息。這與一般的程序空間不同，是由設(shè)想了并行執(zhí)行的多個(gè)結(jié)構(gòu)代碼所構(gòu)成。然后，利用結(jié)構(gòu)代碼所裝配的對(duì)象電路之內(nèi)、與沒有電路交換富裕的有關(guān)的結(jié)構(gòu)代碼被保存在LSI內(nèi)部的存儲(chǔ)器中。反之，與有電路執(zhí)行及起動(dòng)富裕的對(duì)象電路有關(guān)的結(jié)構(gòu)代碼被保存在外部存儲(chǔ)器中，并從外部存儲(chǔ)器裝入到內(nèi)部存儲(chǔ)器后得以執(zhí)行。作為本發(fā)明的數(shù)據(jù)處理裝置的結(jié)構(gòu)LSI能夠由具有作為裝載單元及映射單元的功能、用于將結(jié)構(gòu)代碼在硬件上翻譯后進(jìn)行硬件的初始化及分割執(zhí)行的外部/內(nèi)部高速裝入控制單元(RLC)；具備作為執(zhí)行控制單元的功能、進(jìn)行高速邏輯電路交換動(dòng)作的控制和層次信息傳達(dá)(傳送)的高速邏輯通信主(RTM)；以及成為邏輯電路區(qū)域的、對(duì)各種硬件電路(包含測(cè)試電路)進(jìn)行直接分割執(zhí)行的高速邏輯電路交換元件(REX)群所構(gòu)成。對(duì)于本發(fā)明的實(shí)施方式，與本發(fā)明的其他的課題、構(gòu)成以及效果一起在下面進(jìn)一步詳細(xì)地進(jìn)行說明。圖1是表示本發(fā)明的數(shù)據(jù)處理裝置的概略構(gòu)成的圖。圖2是表示本發(fā)明的數(shù)據(jù)處理裝置的不同例子的圖。圖3是表示結(jié)構(gòu)代碼的概要的圖。圖4是表示由數(shù)據(jù)處理裝置所控制的機(jī)器人的概略構(gòu)成的圖。圖5是表示具備數(shù)據(jù)處理裝置的終端的概略構(gòu)成的圖。圖6是表示生成結(jié)構(gòu)代碼的過程的流程圖。圖7是表示在數(shù)據(jù)處理裝置中執(zhí)行結(jié)構(gòu)代碼的過程的流程圖。圖8是表示RC區(qū)域的構(gòu)成的一例的圖。圖9是表示RC區(qū)域的構(gòu)成的不同例子的圖。圖10是表示RC區(qū)域的硬件構(gòu)成的圖。圖11是表示元件的配置的圖。圖12是表示元件的構(gòu)成的圖。圖13是表示運(yùn)算核的構(gòu)成的圖。圖14是表示運(yùn)算核的動(dòng)作例的圖。圖15是表示運(yùn)算核的其他動(dòng)作例的圖。圖16是表示可用運(yùn)算核執(zhí)行的邏輯運(yùn)算的例子的圖。具體實(shí)施例方式圖1是表示本發(fā)明的數(shù)據(jù)處理裝置的一例。該數(shù)據(jù)處理裝置1是結(jié)構(gòu)LSI，具備可動(dòng)態(tài)地重構(gòu)電路的邏輯電路區(qū)域(RC區(qū)域、可重構(gòu)區(qū)域)10；記錄了若干硬件模塊的結(jié)構(gòu)代碼(architecturecode)20的結(jié)構(gòu)庫2；將結(jié)構(gòu)代碼20在可以重構(gòu)的硬件10之上進(jìn)行翻譯后執(zhí)行硬件的初始化或分割的高速裝入控制單元(RLCRapidLoadingControl)11；以及進(jìn)行高速邏輯電路交換動(dòng)作的控制和層次信息傳達(dá)(傳送)的高速邏輯通信主(RTMRapidLogiccommunicationMaster)12。RLC11具備作為從庫2取得(獲取或者下載)結(jié)構(gòu)代碼20的裝載單元(LULoadUnit)13的功能。進(jìn)而，RLC11具備作為根據(jù)結(jié)構(gòu)代碼20的對(duì)象電路信息及接口電路信息，將對(duì)象電路19和該對(duì)象電路19上所連接的接口電路18映射到RC區(qū)域10的映射單元(MUMappingUnit)14的功能。RTM12具備作為按照結(jié)構(gòu)代碼的邊界條件來控制接口電路18的動(dòng)作控制單元的功能。另外，RTM12將RC區(qū)域10上現(xiàn)在和/或過去所映射的對(duì)象電路19的接口電路18的狀態(tài)根據(jù)需要存儲(chǔ)在邊界信息存儲(chǔ)器15中，進(jìn)行對(duì)象電路19之間的信息傳達(dá)。在以下的例子中，結(jié)構(gòu)代碼20的對(duì)象電路信息以將硬件模塊分割成適當(dāng)?shù)姆秶⒛軌蛴成涞絉C區(qū)域10的方式得以生成。從而，根據(jù)對(duì)象電路信息在RC區(qū)域10上所構(gòu)成的對(duì)象電路19，就成為對(duì)作為用于安裝某功能的單位所設(shè)計(jì)的硬件模塊進(jìn)行了分割的分割電路。為此，在下面，以將分割電路信息作為對(duì)象電路信息來包含的結(jié)構(gòu)代碼20、和分割電路19為例來進(jìn)一步說明本發(fā)明。數(shù)據(jù)處理裝置1還進(jìn)一步具備存儲(chǔ)執(zhí)行應(yīng)用的程序4的RAM5；按照程序4使用數(shù)據(jù)處理裝置1的硬件資源來執(zhí)行處理的RISC處理器6；接收中斷信號(hào)的中斷控制單元7；對(duì)數(shù)據(jù)處理裝置1的各硬件資源提供時(shí)鐘信號(hào)的時(shí)鐘發(fā)生源8；以及對(duì)外部存儲(chǔ)器控制數(shù)據(jù)的輸入輸出的數(shù)據(jù)輸入輸出接口9。代碼RAM5還能夠從RC區(qū)域10進(jìn)行訪問。圖2中示出涉及本發(fā)明的數(shù)據(jù)處理裝置1的不同的例子。作為CPU或者DSP的硬件能夠通過一個(gè)或多個(gè)硬件模塊(硬件宏)來提供。同樣地，裝載結(jié)構(gòu)代碼20的裝載單元(LU)13、映射單元(MU)14以及動(dòng)作控制單元(RTM)12的各功能也能夠通過一個(gè)或多個(gè)硬件模塊來提供。進(jìn)而，中斷檢測(cè)單元(IU)7也能夠通過硬件模塊來提供。從而，就可以使這些硬件模塊分割電路化，并根據(jù)結(jié)構(gòu)代碼在RC區(qū)域10上動(dòng)態(tài)地進(jìn)行構(gòu)成。為此，圖2所示的數(shù)據(jù)處理裝置1就能夠在RC區(qū)域10上通過分割電路19和接口電路18使處理器6、LU13、MU14以及RTM12的功能，部分地、或者如果需要的話作為全體得以實(shí)現(xiàn)。從而，在此數(shù)據(jù)處理裝置1中，由于RISC處理器6的功能使用RC區(qū)域10來實(shí)現(xiàn)，所以通過RC區(qū)域10上所映射的電路來進(jìn)行還包含RC區(qū)域10的控制在內(nèi)的數(shù)據(jù)處理裝置1的控制。在此情況下，在數(shù)據(jù)處理裝置1中利用構(gòu)成被固定的硬件所實(shí)現(xiàn)的功能就成為在將作為數(shù)據(jù)處理裝置的結(jié)構(gòu)LSI1起動(dòng)時(shí)、或者進(jìn)行復(fù)位時(shí)，將用于其的構(gòu)成映射到RC區(qū)域10的初始設(shè)定功能16。此初始設(shè)定功能16既可以是獨(dú)立的電路，或者也可以如RTM12那樣為了對(duì)RC區(qū)域10進(jìn)行管理或者控制而固定地包含于必要的功能中，并用固定了該功能的硬件來進(jìn)行提供。這樣，就能夠通過RC區(qū)域10上所映射的電路，來進(jìn)行還包含RC區(qū)域10的控制在內(nèi)的數(shù)據(jù)處理裝置1的控制。從而，通過在RAM4中準(zhǔn)備還包含數(shù)據(jù)處理裝置1的控制的結(jié)構(gòu)代碼28，就能夠根據(jù)結(jié)構(gòu)代碼28來進(jìn)行數(shù)據(jù)處理裝置1的控制。為此，就可以將利用具備多個(gè)命令組的以往程序的控制換成利用結(jié)構(gòu)代碼28的控制。這就意味著通過利用記錄介質(zhì)、網(wǎng)絡(luò)、通信等來提供結(jié)構(gòu)代碼28，就能夠不僅包含硬件信息、而且還包含以往的軟件信息并安裝在數(shù)據(jù)處理裝置1上，數(shù)據(jù)處理裝置1的適應(yīng)性將擴(kuò)大。另外，雖然如LU13、MU14以及RTM12的功能等那樣，在數(shù)據(jù)處理裝置1中為了執(zhí)行應(yīng)用而需要，但對(duì)多個(gè)應(yīng)用提供具有冗余性的功能的結(jié)構(gòu)代碼，可以作為用于支持?jǐn)?shù)據(jù)處理裝置1的基本功能的結(jié)構(gòu)代碼29與用于應(yīng)用的結(jié)構(gòu)代碼20獨(dú)立地進(jìn)行供給。支持此系統(tǒng)的結(jié)構(gòu)代碼29可進(jìn)行與基于以往的程序運(yùn)行的處理器中的OS或者BIOS相對(duì)應(yīng)的處理。進(jìn)而，支持系統(tǒng)的硬件也作為結(jié)構(gòu)代碼29來提供，由此在不需要RC區(qū)域10的交換動(dòng)作的情況、或者能夠降低交換動(dòng)作的周期的情況下，就可以將用于RC區(qū)域10的交換動(dòng)作的硬件所占的區(qū)域釋放給用于應(yīng)用的執(zhí)行的硬件。為此，就能夠提高RC區(qū)域10的利用效率，就可提供以較少的硬件資源發(fā)揮最大限度的處理能力的LSI。圖3中表示結(jié)構(gòu)代碼20的一例。結(jié)構(gòu)代碼20由硬件電路信息21和軟件信息22構(gòu)成。硬件電路信息21具備在RC區(qū)域10的一部分上映射為了將某功能單位作為電路來安裝而設(shè)計(jì)的硬件模塊(IP或者庫)分割成多個(gè)的分割電路19的分割電路信息23；和將分割電路19上所連接的接口電路18映射到RC區(qū)域10的接口電路信息24。軟件信息22除了用于識(shí)別結(jié)構(gòu)代碼20的識(shí)別信息25和在接口電路18中實(shí)現(xiàn)的邊界條件26以外，還包含其他信息27、例如對(duì)于其他分割電路的優(yōu)先等級(jí)、例外處理?xiàng)l件、動(dòng)態(tài)折衷條件、分割電路的執(zhí)行順序等信息。根據(jù)結(jié)構(gòu)代碼20，構(gòu)成電路的基本元素的功能(function)信息及拓?fù)?topology)全部被明確，各個(gè)分割電路19的功能以及分割電路19的連接關(guān)系也變得明確。在本實(shí)施例的數(shù)據(jù)處理裝置1中，例如用于實(shí)現(xiàn)圖1及圖2所示的A之類的功能的電路構(gòu)成(硬件模塊)作為A1～An的結(jié)構(gòu)代碼20來提供。另外，實(shí)現(xiàn)B之類的功能的電路構(gòu)成作為B1～Bm的結(jié)構(gòu)代碼20來提供，實(shí)現(xiàn)C之類的功能的電路構(gòu)成作為C1～Cx的結(jié)構(gòu)代碼20來提供，實(shí)現(xiàn)D之類的功能的電路構(gòu)成作為D1～Dy的結(jié)構(gòu)代碼來提供。其中，n、m、x以及y是適當(dāng)?shù)恼麛?shù)。如圖4所示那樣，在數(shù)據(jù)處理裝置1進(jìn)行作為自動(dòng)控制裝置的一個(gè)例子的機(jī)器人70的控制的情況下，A功能進(jìn)行聽覺71的控制及數(shù)據(jù)處理，B功能進(jìn)行視覺72的控制及數(shù)據(jù)處理，C功能進(jìn)行語言能力73的控制及數(shù)據(jù)處理，D功能進(jìn)行身體功能74的控制及數(shù)據(jù)處理。然后，在數(shù)據(jù)處理裝置1的RC區(qū)域10上分別動(dòng)態(tài)地映射這些多個(gè)自動(dòng)控制機(jī)構(gòu)71～74的硬件模塊(從A模塊到D模塊)的分割電路。在RC區(qū)域10中，用于各自機(jī)構(gòu)71～74的硬件模塊所占的面積動(dòng)態(tài)地進(jìn)行控制。例如，在機(jī)器人70進(jìn)行會(huì)話時(shí)，為此就要求聽覺、視覺以及語言能力較大，所以用于控制功能A、B以及C的分割電路19所占的面積將增大。另一方面，在機(jī)器人70進(jìn)行使用身體的作業(yè)時(shí)，就要求視覺以及身體功能的能力較大，所以用于控制功能B以及C的分割電路19所占的面積將增大。此機(jī)器人70還進(jìn)一步具備用于連接到外界、例如經(jīng)由無線或者有線連接到因特網(wǎng)等計(jì)算機(jī)網(wǎng)絡(luò)的機(jī)構(gòu)75。從而，從外界下載用于實(shí)現(xiàn)各自功能的結(jié)構(gòu)代碼就成為可能。因此，能夠用機(jī)器人70實(shí)現(xiàn)的作業(yè)的種類就變得基本上沒有界限。然后，在結(jié)構(gòu)代碼的供給方，就能夠通過更新結(jié)構(gòu)代碼而時(shí)常利用最新的硬件模塊對(duì)機(jī)器人70進(jìn)行控制，硬件陳舊化之類的問題也得以解決。另外，使用結(jié)構(gòu)代碼對(duì)機(jī)器人70進(jìn)行遠(yuǎn)距離操作亦成為可能。與外界的通信所必需的功能之內(nèi)、能夠用電路頂替的功能基本上就使用結(jié)構(gòu)代碼通過本實(shí)施例的數(shù)據(jù)處理裝置1來施行。從而，通信用的機(jī)構(gòu)75就具備天線、連接器等、不能用電路頂替的硬件。在通過一個(gè)數(shù)據(jù)處理裝置1不能直至通信進(jìn)行頂替的情況下，就可以搭載通信用的數(shù)據(jù)處理裝置1以支持通信功能，同時(shí)在通信功能的負(fù)荷較小時(shí)，支持其他功能這樣來進(jìn)行設(shè)計(jì)。對(duì)于其他功能也能夠同樣如此，作為身體功能用將一個(gè)或多個(gè)數(shù)據(jù)處理裝置1集中或分散進(jìn)行搭載，在身體功能的負(fù)荷較小時(shí)，為了語言處理等其他功能而所使用這些數(shù)據(jù)處理裝置1。圖5中表示搭載了數(shù)據(jù)處理裝置1的終端80的概略構(gòu)成。此終端80還具備用于與外界進(jìn)行通信的機(jī)構(gòu)85。從而，通過從外界下載結(jié)構(gòu)代碼，就能夠由終端80來提供各種各樣的服務(wù)。如果搭載有顯示器、擴(kuò)音器、揚(yáng)聲器等輸入輸出機(jī)構(gòu)81，就能夠提供需要圖像、聲音等輸入輸出的所有服務(wù)。進(jìn)而，如果具備對(duì)光、溫度等進(jìn)行感知的傳感器82，則并不限于作為照相機(jī)或溫度計(jì)等的服務(wù)，還能夠提供對(duì)身體進(jìn)行監(jiān)控的服務(wù)等、使用了傳感器82的其他各種各樣的服務(wù)。而且，通過從外界下載結(jié)構(gòu)代碼，就能夠時(shí)常利用最新的硬件模塊的功能。圖6中表示結(jié)構(gòu)代碼20的生成方法。首先，在步驟31中，生成硬件模塊的原始網(wǎng)表。直到生成網(wǎng)表以前的階段，公知有使用C語言等高級(jí)語言、Verilog等硬件描述語言的各種各樣的方法，使用任意一種方法都可以。在步驟32中，將原始網(wǎng)表分割成若干單位，在各自經(jīng)過分割后的范圍內(nèi)，以能夠映射到RC區(qū)域10的方式來解決配置以及配線問題并生成分割電路信息23。映射到RC區(qū)域10的分割電路19被分割成使用一或多個(gè)以構(gòu)成RC區(qū)域10的硬件的恰當(dāng)范圍為單位的電路塊來進(jìn)行配置。通過采用此分割方法，就能夠?qū)⒎指铍娐?9有效率地分派給RC區(qū)域10。另外，在分割電路19之間頻繁地發(fā)生數(shù)據(jù)交換這樣的分割方法，若考慮到將分割電路19個(gè)別地映射到RC區(qū)域10就不能說是較好的分割方法。不過，在本發(fā)明中可以賦予優(yōu)先等級(jí)以使得只要RC區(qū)域10的狀況允許這樣的分割電路19的組合就同時(shí)進(jìn)行映射。從而，在本發(fā)明的數(shù)據(jù)處理裝置1中，就可以容許網(wǎng)表的各種各樣的分割方法并進(jìn)行對(duì)應(yīng)。但是，在步驟32中希望以某種程度使分割原始網(wǎng)表、并將其分配給RC區(qū)域10的硬件的作業(yè)反復(fù)進(jìn)行以獲得最佳的分割電路信息23。進(jìn)而，在步驟33中，從接口電路信息24生成形成原始網(wǎng)表的分割電路19的邊界的信息。從而，在邊界與鄰接的分割電路19一致的部分，接口電路信息24就變得相同，持有部分地共通的接口電路信息24的結(jié)構(gòu)代碼就得以生成。其次，在步驟34中，將原始網(wǎng)表變換成分割電路19的集合，在這些分割電路19之間使作為硬件模塊的功能得以實(shí)現(xiàn)，這樣來解決包含定時(shí)閉包問題等的配置以及配線問題，并生成接口電路18中的邊界條件26。從而，對(duì)應(yīng)于邊界與鄰接的分割電路19一致或者能夠連接的狀態(tài)，在接口電路信息24成為相同或者相對(duì)應(yīng)的構(gòu)成的部分，邊界條件也成為相同或者對(duì)應(yīng)的條件。為此，持有部分地共通的、或者對(duì)應(yīng)的邊界條件26的結(jié)構(gòu)代碼就得以生成。進(jìn)而，在將分割電路映射到實(shí)際硬件空間(邏輯電路區(qū)域)10以使作為硬件模塊的功能得以實(shí)現(xiàn)這樣對(duì)上述信息進(jìn)行編譯的階段，就獲得對(duì)于其他分割電路的優(yōu)先等級(jí)、例外處理?xiàng)l件、動(dòng)態(tài)折衷條件、分割電路的執(zhí)行順序等信息，所以包含它們?cè)趦?nèi)在步驟35生成結(jié)構(gòu)代碼20。從而，硬件模塊就可以通過多個(gè)分割電路19在虛擬硬件空間上構(gòu)成，并利用結(jié)構(gòu)代碼20，將其一部分在作為實(shí)際硬件空間的RC區(qū)域10中進(jìn)行實(shí)現(xiàn)、執(zhí)行。被映射到RC區(qū)域10的分割電路19能夠說是電路實(shí)例。虛擬硬件空間和實(shí)際硬件空間經(jīng)由接口電路19聯(lián)結(jié)起來，定時(shí)閉包等在實(shí)際硬件空間進(jìn)行配置配線時(shí)的問題，表示根據(jù)邊界條件26來控制接口電路19之類的解決方案。從而，不論是虛擬硬件空間上還是在實(shí)際硬件空間上，都可以使用所希望的分割電路19來實(shí)現(xiàn)軟件上的處理、以及硬件上的處理。圖7中表示在數(shù)據(jù)處理裝置1中，使用結(jié)構(gòu)代碼20在RC區(qū)域10生成分割電路19以及接口電路18并進(jìn)行執(zhí)行的過程。首先，在步驟41中，裝載單元13從庫2取得由RTM12所指定的結(jié)構(gòu)代碼20。雖然在本實(shí)施例的數(shù)據(jù)處理裝置1中，有RISC處理器6執(zhí)行應(yīng)用程序4的情形、由根據(jù)結(jié)構(gòu)代碼28在RC區(qū)域10上所實(shí)現(xiàn)的構(gòu)成來控制數(shù)據(jù)處理裝置的情形，但在任何情況下都是RTM12決定基于動(dòng)作環(huán)境信息取得的結(jié)構(gòu)代碼，并對(duì)裝載單元13發(fā)出指示。動(dòng)作環(huán)境信息包含由程序4或者結(jié)構(gòu)代碼28所得到的針對(duì)該數(shù)據(jù)處理裝置1的請(qǐng)求、來自中斷控制電路7的中斷信息、被映射到RC區(qū)域10的分割電路19的執(zhí)行狀況、RC區(qū)域10的可利用狀況(空閑區(qū)域的有無、可置換的分割電路的有無等)。如果在庫2中有代碼20，裝載單元13就輸出地址并獲取代碼20。如果裝載單元13具備適當(dāng)?shù)耐ㄐ殴δ艿脑挘湍軌驈钠渌麛?shù)據(jù)處理裝置或外部的存儲(chǔ)器、進(jìn)而從利用網(wǎng)絡(luò)所連接的服務(wù)器或者其他網(wǎng)絡(luò)上的資源取得代碼20。如結(jié)構(gòu)代碼28那樣，將結(jié)構(gòu)代碼設(shè)為強(qiáng)制地、或者能動(dòng)地被裝載單元13進(jìn)行裝入的構(gòu)成，由此還可以經(jīng)由結(jié)構(gòu)代碼對(duì)數(shù)據(jù)處理裝置1中的處理能動(dòng)地進(jìn)行控制。在步驟42中，映射單元14根據(jù)所取得的結(jié)構(gòu)代碼20的分割電路信息23以及接口電路信息24，在RC區(qū)域10上映射分割電路19和該分割電路上所連接的接口電路18。由于RC區(qū)域10的狀況能夠由控制分割電路19的執(zhí)行的RTM12精度最好地進(jìn)行把握，所以映射單元14根據(jù)RTM12的指示將分割電路19及接口電路18映射到RC區(qū)域10的空閑硬件空間或者可替換的硬件空間。此時(shí)，在與相鄰的分割電路19的邊界的接口電路信息24及邊界條件26一致或者對(duì)應(yīng)的情況下，由于是在虛擬硬件空間中鄰接的分割電路19，所以在實(shí)際硬件空間10中可直接進(jìn)行連接。從而，對(duì)分割電路19進(jìn)行映射以不經(jīng)過雙方的接口電路地使相鄰的各分割電路連接起來。此外，在圖1以及圖2等中，為了簡(jiǎn)化表示而僅在分割電路19的左右形成有接口電路18。在分割電路19包含不僅在左右而且在上下也進(jìn)行連接的配線的情況下，接口電路18被整理安排成在分割電路19的上下左右以盒狀方式包圍分割電路19。進(jìn)而，如果RC區(qū)域10持有三維方向的延伸、分割電路19也是持有三維方向的延伸的電路，則接口電路18構(gòu)成為立體地包圍分割電路19。基本上，就是在RC區(qū)域10的空閑區(qū)域上映射分割電路19。若根據(jù)RTM12所把握的動(dòng)作環(huán)境信息，存在對(duì)已經(jīng)映射在RC區(qū)域10上的其他分割電路，使新的分割電路19優(yōu)先進(jìn)行映射的緊急性，則還可以擦除已經(jīng)映射的其他分割電路19，或者進(jìn)行縮小以形成空閑區(qū)域。經(jīng)過刪除的其他分割電路19能夠在緊急性解除以后，再次映射到RC區(qū)域10，并從最初或者從中途開始進(jìn)行執(zhí)行。另外，在經(jīng)過縮小的其他分割電路19中，雖然因反復(fù)對(duì)分割電路19進(jìn)行映射的步驟而使處理速度降低，但能夠繼續(xù)執(zhí)行與該分割電路有關(guān)的功能的處理。這樣一來，在本實(shí)施例的數(shù)據(jù)處理裝置1中，雖然依賴于動(dòng)作環(huán)境信息等，但能夠在RC區(qū)域10上神出鬼沒地映射分割電路19。還可以通過預(yù)先仿真等來把握應(yīng)用直面的場(chǎng)面，并進(jìn)行調(diào)度安排以使所希望的分割電路19映射在RC區(qū)域10的規(guī)定位置上，這就能夠提高RC區(qū)域10的利用效率。在步驟43中，使經(jīng)過映射的分割電路19進(jìn)行動(dòng)作。為了使分割電路19動(dòng)作，在步驟44中，基于邊界條件26來控制接口電路18，并以規(guī)定的定時(shí)對(duì)分割電路19供給規(guī)定的數(shù)據(jù)。在此步驟44中，借助于RTM12的功能，基于邊界條件26使在RC區(qū)域10中現(xiàn)在和/或過去、以時(shí)間和/或空間方式劃分后所映射的其他分割電路19的接口電路18的狀態(tài)反映于動(dòng)作對(duì)象的分割電路19的接口電路18的控制。從而，在步驟45中，在實(shí)際硬件空間所實(shí)現(xiàn)的分割電路19就成為與在周圍連接有其他分割電路的虛擬硬件空間相同的狀態(tài)，作為該分割電路19所屬的硬件模塊的功能在實(shí)際硬件空間上得以實(shí)現(xiàn)。另外，由于分割電路19進(jìn)行了動(dòng)作的結(jié)果被輸出到接口電路18，故RTM12將該接口電路18的狀態(tài)以空間方式傳達(dá)給在RC區(qū)域10上所映射的其他分割電路19的接口電路18，或者經(jīng)過時(shí)間后傳達(dá)到下一被映射的其他分割電路19的接口電路18。由此，在虛擬硬件空間中信號(hào)按照網(wǎng)表進(jìn)行傳播，硬件模塊的功能得以實(shí)現(xiàn)。設(shè)定于接口電路18的邊界信息，可以事先存儲(chǔ)在存儲(chǔ)器15中。在直至其他分割電路19被映射的定時(shí)為止的時(shí)間較長、或者在動(dòng)作途中分割電路19被刪除時(shí)，通過將存儲(chǔ)器15中所存儲(chǔ)的邊界信息設(shè)定于接口電路18，就能夠以所希望的條件使分割電路19動(dòng)作、或者再動(dòng)作。在步驟46中，反復(fù)步驟44及45直到使所映射的分割電路19動(dòng)作的請(qǐng)求終止。然后，處理終止的分割電路19在步驟47中被從RC區(qū)域10刪除?；蛘?，在RC區(qū)域10中有富?？臻g并預(yù)測(cè)以后將需要分割電路19的功能的情況下，還可以進(jìn)行縮小使其存在于RC區(qū)域10。進(jìn)而，在RC區(qū)域10中有富裕的情況下也可以原封不動(dòng)使之存在。在需要對(duì)連續(xù)輸入的數(shù)據(jù)進(jìn)行反復(fù)動(dòng)作的分割電路19被映射的情況下，直到其處理終止為止同一分割電路19存在于RC區(qū)域10。在通過增高并行度使處理速度提高的情況下，還可以將同一分割電路19的電路實(shí)例映射多個(gè)以提高處理速度。進(jìn)而，還可以通過對(duì)同一結(jié)構(gòu)代碼20將多個(gè)電路實(shí)例在RC區(qū)域10上構(gòu)成并比較它們的輸出，來實(shí)現(xiàn)可靠性較高的處理。然后，還可以判斷是要求可靠性的狀態(tài)，或者判斷是要求處理速度的狀態(tài)，并數(shù)據(jù)處理裝置1進(jìn)行控制以自動(dòng)地采用這樣的構(gòu)成。另一方面，在如狀態(tài)機(jī)(statemachine)那樣在處理內(nèi)容因狀態(tài)推進(jìn)而順次改變的情況下，不同的分割電路19輪流進(jìn)行映射。在分割電路19、即電路實(shí)例被映射之際，為了進(jìn)行硬件空間的動(dòng)態(tài)優(yōu)化，能夠?qū)ψ鳛楸碇?tablemaster)的RTM12請(qǐng)求其他電路實(shí)例的起動(dòng)和刪除。RTM12進(jìn)行多個(gè)電路的生成、刪除、復(fù)制·移動(dòng)及電路間的通道連接，能夠?qū)⒈緛砣舨粚⒋笠?guī)模的電路在物理空間上展開并進(jìn)行電路構(gòu)成就不能動(dòng)作的功能，一邊僅將瞬間所需要的電路作為電路實(shí)例在硬件空間動(dòng)態(tài)地進(jìn)行優(yōu)化一邊進(jìn)行生成，能夠使用資源較少的硬件空間使實(shí)質(zhì)上龐大的多個(gè)電路并行動(dòng)作。在硬件空間上所生成的分割電路19，能夠分成時(shí)常存在于此數(shù)據(jù)處理裝置(結(jié)構(gòu)LSI)1的邏輯電路區(qū)域(電路平面)10之上的永久電路、所生成的電路只存在某一定時(shí)間的瞬時(shí)電路、每隔一定時(shí)間所生成的周期電路等種類。瞬時(shí)電路及周期電路若實(shí)際進(jìn)行執(zhí)行則在被刪除前以自己的執(zhí)行結(jié)果將應(yīng)通知給其他電路的信息向RTM12通知并使其存儲(chǔ)起來。通常此電路執(zhí)行信息被效率良好地傳達(dá)至下一生成的分割電路19。反之，RTM12進(jìn)行電路控制以使瞬時(shí)電路間的執(zhí)行信息效率良好地得以傳達(dá)。分割電路19的執(zhí)行順序的確定，在生成圖6所示的結(jié)構(gòu)代碼20的開發(fā)階段，由開發(fā)環(huán)境(FW)的電路編譯器來進(jìn)行。在分割電路因外部信號(hào)或數(shù)據(jù)輸入條件而在電路執(zhí)行順序上有變更的情況下，RTM12進(jìn)行此執(zhí)行控制。反之，在可由分割電路自身對(duì)執(zhí)行次序完全進(jìn)行控制的情況下，RTM12依照系統(tǒng)全體的優(yōu)先等級(jí)進(jìn)行電路的執(zhí)行區(qū)域的擴(kuò)大、縮小。例如，在圖1的RC區(qū)域10中，實(shí)現(xiàn)A功能的A模塊的分割電路A1與接口電路一起生成，實(shí)現(xiàn)B功能的B模塊的分割電路B1～B3與接口電路一起生成。由于分割電路B1～B3以連續(xù)的電路實(shí)例在連續(xù)的RC區(qū)域10上生成，所以鄰接的分割電路的邊界區(qū)域就連續(xù)，在從連續(xù)的分割電路起相連到外側(cè)的邊界上形成有接口電路18。此外，為了簡(jiǎn)單地進(jìn)行說明僅在圖面的左右生成有接口電路18，但在虛擬硬件空間中分割電路上下進(jìn)行連接的情況下，接口電路被生成的情況就如上述那樣。在實(shí)現(xiàn)C功能的C模塊中，雖然分割電路C1及C2被映射到RC區(qū)域10但以空間方式進(jìn)行分割。為此，對(duì)各個(gè)分割電路C1及C2生成接口電路18，經(jīng)由RTM12這些分割電路C1及C2連接起來。另外，在實(shí)現(xiàn)D功能的D模塊中，分割電路D1及D2以連接著的狀態(tài)進(jìn)行映射。RTM12通過在適當(dāng)?shù)亩〞r(shí)對(duì)這些分割電路19的接口電路18設(shè)置數(shù)據(jù)將分割電路18激活，其結(jié)果將輸出到接口電路18的數(shù)據(jù)進(jìn)行保存、或者傳達(dá)給以空間或者時(shí)間方式經(jīng)過分割的連接方的分割電路19的接口電路18。進(jìn)而，RTM12能夠根據(jù)分割電路19的結(jié)構(gòu)代碼20的信息和對(duì)于分割電路19的動(dòng)作環(huán)境信息，來改變從時(shí)鐘發(fā)生源8對(duì)RC區(qū)域10的分割電路19所供給的時(shí)鐘信號(hào)的種類、即頻率。為此，就能夠?qū)C區(qū)域10的電力消耗抑制到必要的最小限度，性能能夠最大地進(jìn)行維持。在RC區(qū)域10之中、對(duì)沒有映射電路實(shí)例的區(qū)域時(shí)鐘信號(hào)原則上不進(jìn)行供給。圖8及圖9是時(shí)間經(jīng)過后的RC區(qū)域10的狀態(tài)。A功能是瞬時(shí)電路，A1、A2以及A3之類的分割電路19相繼生成后進(jìn)行刪去，其間的數(shù)據(jù)傳送由RTM12進(jìn)行。B功能以圖示的時(shí)序作為需要緊急性的功能在RTM12中要求，花費(fèi)RC區(qū)域10的相當(dāng)?shù)挠布Y源而得以生成。在圖8所示的定時(shí)使D功能刪去，并使用其資源以生成許多分割電路19。從而，在圖9所示的定時(shí)，就在B功能的分割電路19被刪去的區(qū)域復(fù)原D功能的分割電路19，再次，從中途或者從開頭起重新執(zhí)行D功能的處理。圖10中表示出RC區(qū)域10的構(gòu)成。本實(shí)施例的RC區(qū)域10，將作為可變更各個(gè)邏輯運(yùn)算的多個(gè)元件的集合的電路塊(rxe_plane)51呈格子狀(陣列狀或者矩陣狀)地進(jìn)行排列，它們之間通過配線52連接起來。由結(jié)構(gòu)代碼20所定義的分割電路19的尺寸最好是以此電路塊51的倍數(shù)為單位。在此情況下，將分割電路信息24作為上下文(配置信息)，分割電路19消耗1個(gè)或者多個(gè)電路塊51來進(jìn)行映射。圖11中表示出1個(gè)電路塊51的構(gòu)成。在本實(shí)施例中，在電路塊51上排列16個(gè)邏輯元件53以形成4×4的陣列構(gòu)造。各個(gè)邏輯元件53與在圖面的上下左右4方向上鄰接的邏輯元件53通過4位的層1的總線54連接起來。進(jìn)而，還準(zhǔn)備有越過在上下左右鄰接的邏輯元件53，與位于其外側(cè)的邏輯元件53相連接的層2的總線55。為此，就能夠在邏輯元件53之間更為靈活地進(jìn)行連接。進(jìn)而，還可以配置三級(jí)跳越過邏輯元件53的層3的總線。各個(gè)邏輯元件53具備作為邏輯運(yùn)算元件的功能和作為進(jìn)行邏輯元件間的連接切換的配線開關(guān)的功能。而且，由于需要對(duì)運(yùn)算的邏輯和配線連接的狀態(tài)高速地進(jìn)行變更或者更換，所以在本實(shí)施例的RC區(qū)域10中配置有被稱為REX(RapideXchangeElement)53的可高速進(jìn)行更換動(dòng)作的元件。圖12中表示出REX53的構(gòu)成。REX53具備4系統(tǒng)的輸入61；4系統(tǒng)的輸出62；從4系統(tǒng)的輸入61中選擇任意的輸入數(shù)據(jù)的輸入接口63；對(duì)由此輸入接口63所選擇的輸入數(shù)據(jù)i進(jìn)行邏輯運(yùn)算并輸出數(shù)據(jù)的運(yùn)算核65；以及對(duì)4系統(tǒng)的輸入61和運(yùn)算核65的輸出數(shù)據(jù)o任意地進(jìn)行選擇并可連接至4系統(tǒng)的輸出62的輸出接口64。運(yùn)算核65為可變更邏輯運(yùn)算的構(gòu)成，起到作為可以變更邏輯的運(yùn)算元件的功能。另外，輸入接口63為配置多個(gè)用于從4系統(tǒng)的輸入61中選擇任意的1位的16對(duì)1的選擇器63s的構(gòu)成。輸出接口64為配置多個(gè)兼任來自運(yùn)算核65的輸出o和4系統(tǒng)的輸入61的路由的7對(duì)1的選擇器64s的構(gòu)成。圖13中表示出運(yùn)算核(rxe_core)65的構(gòu)成。運(yùn)算核65具備將指示邏輯運(yùn)算的16位的操作碼f作為輸入，并根據(jù)輸入數(shù)據(jù)i來選擇輸出數(shù)據(jù)o的選擇器66。運(yùn)算核65還具備對(duì)4位的輸入數(shù)據(jù)i進(jìn)行譯碼以生成16位的選擇器66的選擇信號(hào)的譯碼器67；對(duì)4系統(tǒng)的輸入61的某一個(gè)數(shù)據(jù)、或者輸出數(shù)據(jù)o進(jìn)行鎖存的寄存器68；以及用于對(duì)寄存器68中鎖存的信號(hào)進(jìn)行選擇的選擇器69a及69b。圖14及圖15中表示出運(yùn)算核65的動(dòng)作。運(yùn)算核65根據(jù)模式信號(hào)m來改變動(dòng)作。圖14的模式0是運(yùn)算核65由4位的輸入數(shù)據(jù)i生成1位的輸出數(shù)據(jù)o，用寄存器68鎖存該輸出數(shù)據(jù)o并進(jìn)行輸出。圖14的模式1是運(yùn)算核65由4位的輸入數(shù)據(jù)i生成1位的輸出數(shù)據(jù)o，不用寄存器68使該輸出數(shù)據(jù)o鎖存地進(jìn)行輸出。輸出數(shù)據(jù)o就取決于對(duì)16位的操作碼f和輸入數(shù)據(jù)i進(jìn)行了譯碼的結(jié)果。從而，如圖16所示那樣，在這些模式1及2中，通過改變操作碼f，就能夠?qū)⑦\(yùn)算核65作為從四輸入AND(“與”)到四輸入比較器這9種以上的不同邏輯運(yùn)算元件來使用。進(jìn)而，運(yùn)算核65在選擇器66和操作碼f的組合上進(jìn)行邏輯運(yùn)算。為此，就不需要如以往的FPGA那樣在使用了SRAM等存儲(chǔ)元件的查找表格(LUT)上設(shè)置邏輯。從而，就能夠省略對(duì)SRAM進(jìn)行輸入輸出的周期，能夠在將操作碼f輸出到運(yùn)算核65的定時(shí)瞬時(shí)地更換由運(yùn)算核65進(jìn)行的運(yùn)算。為此，本實(shí)施例的運(yùn)算核65被稱為高速交換運(yùn)算元件。在從圖15所示的模式2到模式4中，1個(gè)運(yùn)算核65作為對(duì)2位的輸入信號(hào)i輸出1位的輸出信號(hào)o的兩個(gè)運(yùn)算元件發(fā)揮功能。即，被內(nèi)置的16對(duì)1的選擇器66被設(shè)定成作為兩個(gè)4對(duì)1的選擇器發(fā)揮動(dòng)作。在從這些模式2到4中，運(yùn)算核65如圖16所示那樣，通過改變操作碼f，就能夠作為從反相器到兩輸入EXNOR(“同”)這7種以上的不同邏輯運(yùn)算元件來使用。進(jìn)而，在從圖15所示的模式5到模式7中，能夠?qū)⑦\(yùn)算核65作為對(duì)3位的輸入信號(hào)i輸出1位的輸出信號(hào)o的運(yùn)算元件來使用。如果允許附加位的輸入，則能夠?qū)⒈粌?nèi)置的16對(duì)1的選擇器66設(shè)定成作為兩個(gè)3對(duì)1的選擇器來動(dòng)作，所以還能夠?qū)⑦\(yùn)算核65作為兩個(gè)3位輸入1位輸出的運(yùn)算元件來利用。在從這些模式5到7中，運(yùn)算核65如圖16所示那樣，通過改變操作碼f就能夠作為從三輸入AND(“與”)到全加器這5種以上的不同邏輯運(yùn)算元件來使用。這樣一來，構(gòu)成本實(shí)施例的RC區(qū)域10的REX53就可以以選擇器方式高速地更換邏輯。REX53還進(jìn)一步在內(nèi)部具備對(duì)輸出數(shù)據(jù)進(jìn)行鎖存的寄存器68，即便將輸出數(shù)據(jù)以直通方式進(jìn)行輸出，還能夠通過F/F以在時(shí)鐘上進(jìn)行了同步的狀態(tài)進(jìn)行輸出。從而，就能夠根據(jù)結(jié)構(gòu)代碼20的電路信息效率良好地裝配并執(zhí)行在數(shù)字電路中被經(jīng)常使用的組合電路(譯碼器)、順序電路(狀態(tài)機(jī))以及運(yùn)算電路(數(shù)據(jù)總線)。本實(shí)施例的可重構(gòu)邏輯的元件(REX)53，可以考慮構(gòu)成二維陣列或者矩陣。從而，具備適合于二維地呈格子狀配置的4系統(tǒng)的輸入輸出。但是，如果連接于元件間的網(wǎng)絡(luò)為一維的話，就能夠用2系統(tǒng)或者3系統(tǒng)的輸入輸出來進(jìn)行對(duì)應(yīng)。進(jìn)而，如果連接于元件間的網(wǎng)絡(luò)為三維的話，則希望準(zhǔn)備5系統(tǒng)以上的輸入輸出。進(jìn)而，雖然本實(shí)施例的運(yùn)算核(rxe_core)采用選擇器方式以便可高速地進(jìn)行交換動(dòng)作，但如果能夠消耗向查找表格(LUT)輸入邏輯的周期的話，則還可以采用具備LUT的運(yùn)算核。另外，雖然在本實(shí)施例中利用同一構(gòu)造的元件53來構(gòu)成矩陣，但也可以利用邏輯運(yùn)算用的元件和網(wǎng)絡(luò)形成用的元件來構(gòu)成矩陣。進(jìn)而，還可以借助于將以算術(shù)計(jì)算為主的元件、以地址發(fā)生為主的元件等在某種程度的功能進(jìn)行了特化、或者雖然具有冗余性但某種功能的處理能力較高的多個(gè)種類的元件以適當(dāng)?shù)拿芏冗M(jìn)行了配置的矩陣，來構(gòu)成能夠重構(gòu)電路的RC區(qū)域。產(chǎn)業(yè)上的可利用性系統(tǒng)的硬件、結(jié)構(gòu)一般而言大多在設(shè)計(jì)開始(研究)的階段作為要求規(guī)格進(jìn)行確定。為了對(duì)應(yīng)實(shí)際的應(yīng)用已固定的階段中要求的變化，或在設(shè)計(jì)初始階段的時(shí)候沒有預(yù)想到的要求規(guī)格的變更，最近的FPGA和PLD采用可變更硬件構(gòu)成的結(jié)構(gòu)。但是，其靈活性本身使構(gòu)成內(nèi)部的基本元件冗余化，在芯片成本的競(jìng)爭(zhēng)力上以及與經(jīng)過專門設(shè)計(jì)的LSI或ASSP相比較動(dòng)作頻率上卻成為不利的要素。最近，可動(dòng)態(tài)重構(gòu)機(jī)(dynamicreconfigurablemachine)引人注目起來，并日益變得能夠克服芯片成本較高之類的問題和動(dòng)作頻率較低之類的缺點(diǎn)。但其競(jìng)爭(zhēng)力與花費(fèi)1～2年所開發(fā)出來的專用LSI相比較仍未達(dá)到足夠的水平。在本發(fā)明中，通過除了解決這些問題外還實(shí)現(xiàn)低電力消耗化，就能夠一邊作為總體實(shí)現(xiàn)現(xiàn)在的SoC的成本性能，一邊進(jìn)行針對(duì)結(jié)構(gòu)的動(dòng)態(tài)優(yōu)化，并能夠?qū)崿F(xiàn)其次將到來的超級(jí)SoC。另一方面，現(xiàn)在的LSI開發(fā)的問題是芯片成本的競(jìng)爭(zhēng)力這一點(diǎn)和雖然性能、低電力消耗化很好但開發(fā)期間和開發(fā)成本很差這一點(diǎn)，但這些問題也能夠解決。在現(xiàn)在的LSI設(shè)計(jì)的常識(shí)中是以硬件描述語言(Verilog-HDL或VHDL)為中心，并將其翻譯(邏輯合成)成與適于各公司的半導(dǎo)體工藝的庫的連接形式相符合的網(wǎng)表。在此情況下，雖然因物理配線和各邏輯門(電路)的連接形態(tài)動(dòng)作頻率也受到影響，但比其更大的問題是從系統(tǒng)結(jié)構(gòu)的觀點(diǎn)來看的無法優(yōu)化這一點(diǎn)。也就是，現(xiàn)在的SoC、FPGA、可動(dòng)態(tài)重構(gòu)的技術(shù)在執(zhí)行硬件之際，就成為無法實(shí)現(xiàn)來自結(jié)構(gòu)級(jí)別(architecturelevel)的動(dòng)態(tài)優(yōu)化的構(gòu)造。本發(fā)明可以對(duì)執(zhí)行硬件時(shí)的硬件空間動(dòng)態(tài)地進(jìn)行優(yōu)化，從而解決此問題。另外，在現(xiàn)在的LSI開發(fā)方法和裝配方法中，可以說用于使系統(tǒng)的可靠性提高或者保證品質(zhì)的成本非常大。要因之一是若不裝配測(cè)試電路就不能進(jìn)行內(nèi)部的功能檢查，若裝配測(cè)試電路則芯片面積被該測(cè)試電路占用，使芯片成本上升。從而，結(jié)果雖然存在提高品質(zhì)的手段，但最終卻成為與成本的權(quán)衡折衷，在可靠性和品質(zhì)保證上有限制。為此，就成為對(duì)消費(fèi)品來說最需要的測(cè)試自身卻剝奪產(chǎn)品的競(jìng)爭(zhēng)力的結(jié)果。進(jìn)而，雖然為了減少整體的開發(fā)時(shí)間和開發(fā)資源用于使調(diào)試容易化的設(shè)計(jì)也是必要的概念，但仍然如此，用于其設(shè)計(jì)的費(fèi)用就成為使芯片成本上升的要因。本發(fā)明能夠?qū)@些全部課題提供解決方案。本發(fā)明的硬件空間動(dòng)態(tài)優(yōu)化技術(shù)，使保證可靠性和品質(zhì)保證的電路僅存在必要的定時(shí)，從而能夠使全體的成本影響最小化。用于調(diào)試容易化的電路一般若調(diào)試完成就不再需要。反之，在需要調(diào)試的定時(shí)生成應(yīng)追加的調(diào)試用電路即可，在本發(fā)明中能夠極其容易地進(jìn)行對(duì)應(yīng)。進(jìn)而，基于結(jié)構(gòu)代碼的本發(fā)明可以在將來使用網(wǎng)絡(luò)等、動(dòng)態(tài)地變更或者生成測(cè)試電路和實(shí)現(xiàn)其他功能的電路，這就能夠大幅降低構(gòu)筑大規(guī)模、復(fù)雜的系統(tǒng)的成本。從而，就可以在身邊持有小型的經(jīng)過芯片化的本發(fā)明的數(shù)據(jù)處理裝置被內(nèi)置的終端，經(jīng)由網(wǎng)絡(luò)與持有龐大的資源的虛擬硬件空間進(jìn)行連接，由此就可以利用身邊的小型終端來執(zhí)行多種多樣的功能。此系統(tǒng)與一邊經(jīng)由網(wǎng)絡(luò)來通信龐大的輸入輸出數(shù)據(jù)一邊使用存在于網(wǎng)絡(luò)上的硬件資源來進(jìn)行處理的現(xiàn)在的方式是完全相反的想法，而是要在身邊的終端上執(zhí)行存在于網(wǎng)絡(luò)上的硬件資源。從而，能夠緩和大量的輸入輸出數(shù)據(jù)的發(fā)送接收使網(wǎng)絡(luò)負(fù)荷減輕，另外還能夠保證數(shù)據(jù)的保密性等、持有各種各樣的優(yōu)點(diǎn)的系統(tǒng)就可基于本發(fā)明來進(jìn)行構(gòu)筑。另外，雖然在上述中說明了在以半導(dǎo)體集成電路技術(shù)為基礎(chǔ)的LSI上適用本發(fā)明的例子，但在形成所謂的電路網(wǎng)的所有數(shù)據(jù)處理裝置上都可以適用本發(fā)明。即，并不限于以電氣或電子級(jí)別的電路技術(shù)為基礎(chǔ)的數(shù)據(jù)處理裝置，對(duì)以光、生體、分子或原子構(gòu)造、遺傳因子構(gòu)造等為基礎(chǔ)的形成電路網(wǎng)的全部數(shù)據(jù)處理裝置都能夠適用本發(fā)明。權(quán)利要求1.一種數(shù)據(jù)處理裝置的控制方法，該數(shù)據(jù)處理裝置具有可動(dòng)態(tài)地重構(gòu)電路的邏輯電路區(qū)域，所述控制方法的特征在于，包括取得結(jié)構(gòu)代碼的步驟，該結(jié)構(gòu)代碼具有用于將用來執(zhí)行應(yīng)用的電路的至少一部分、即對(duì)象電路映射到上述邏輯電路區(qū)域的一部分的對(duì)象電路信息、用于將上述對(duì)象電路上所連接的接口電路映射到上述邏輯電路區(qū)域的接口電路信息、和在上述接口電路中實(shí)現(xiàn)的邊界條件；根據(jù)上述結(jié)構(gòu)代碼的上述對(duì)象電路信息及接口電路信息，在上述邏輯電路區(qū)域上映射上述對(duì)象電路和、該對(duì)象電路上所連接的上述接口電路的步驟；以及基于上述結(jié)構(gòu)代碼的上述邊界條件來控制上述接口電路的動(dòng)作步驟。2.按照權(quán)利要求1所述的控制方法，其特征在于上述對(duì)象電路是對(duì)用于實(shí)現(xiàn)某功能的硬件模塊進(jìn)行了分割的分割電路。3.按照權(quán)利要求1所述的控制方法，其特征在于在上述進(jìn)行映射的步驟中，將上述對(duì)象電路和上述接口電路映射到上述邏輯電路區(qū)域的可以利用的任一區(qū)域。4.按照權(quán)利要求1所述的控制方法，其特征在于在上述進(jìn)行映射的步驟中，在與相鄰的對(duì)象電路的邊界處的接口電路信息及邊界條件一致或者對(duì)應(yīng)的情況下，對(duì)上述對(duì)象電路進(jìn)行映射以不經(jīng)過雙方接口電路地與上述相鄰的對(duì)象電路連接起來。5.按照權(quán)利要求1所述的控制方法，其特征在于在上述動(dòng)作步驟中，基于上述邊界條件使在上述邏輯電路區(qū)域上以時(shí)間和/或空間方式劃分后所映射的其他對(duì)象電路的接口電路的狀態(tài)反映于該對(duì)象電路的接口電路的控制。6.按照權(quán)利要求1所述的控制方法，其特征在于在上述取得結(jié)構(gòu)代碼的步驟中，基于包含針對(duì)該數(shù)據(jù)處理裝置的請(qǐng)求、所映射的上述對(duì)象電路的執(zhí)行狀況、和上述邏輯電路區(qū)域的可利用狀況的動(dòng)作環(huán)境信息來選擇將要取得的上述結(jié)構(gòu)代碼。7.按照權(quán)利要求1所述的控制方法，其特征在于在上述取得結(jié)構(gòu)代碼的步驟中，經(jīng)由通信網(wǎng)絡(luò)來取得上述結(jié)構(gòu)代碼。8.按照權(quán)利要求1所述的控制方法，其特征在于上述邏輯電路區(qū)域具備多個(gè)由特定數(shù)目的可重構(gòu)的多個(gè)元件所構(gòu)成的電路塊，上述結(jié)構(gòu)代碼包含以上述電路塊為單位的上述對(duì)象電路信息。9.一種數(shù)據(jù)處理裝置，其特征在于，包括可動(dòng)態(tài)地重構(gòu)電路的邏輯電路區(qū)域；取得結(jié)構(gòu)代碼的裝載單元，該結(jié)構(gòu)代碼具有用于將作為用來執(zhí)行應(yīng)用的電路的至少一部分的對(duì)象電路映射到上述邏輯電路區(qū)域的一部分的對(duì)象電路信息、用于將上述對(duì)象電路上所連接的接口電路映射到上述邏輯電路區(qū)域的接口電路信息、和在上述接口電路中實(shí)現(xiàn)的邊界條件；根據(jù)上述結(jié)構(gòu)代碼的上述對(duì)象電路信息及接口電路信息，在上述邏輯電路區(qū)域上映射上述對(duì)象電路和、該對(duì)象電路上所連接的上述接口電路的映射單元；以及依照上述結(jié)構(gòu)代碼的上述邊界條件來控制上述接口電路的動(dòng)作控制單元。10.按照權(quán)利要求9所述的數(shù)據(jù)處理裝置，其特征在于上述對(duì)象電路是對(duì)用于實(shí)現(xiàn)某功能的硬件模塊進(jìn)行了分割的分割電路。11.按照權(quán)利要求10所述的數(shù)據(jù)處理裝置，其特征在于上述裝載單元、上述映射單元以及上述動(dòng)作控制單元分別是上述硬件模塊之一，并通過上述分割電路被裝配于上述邏輯電路區(qū)域。12.按照權(quán)利要求9所述的數(shù)據(jù)處理裝置，其特征在于上述映射單元將上述對(duì)象電路和上述接口電路映射到上述邏輯電路區(qū)域的可以利用的任一區(qū)域。13.按照權(quán)利要求9所述的數(shù)據(jù)處理裝置，其特征在于上述映射單元在與相鄰的對(duì)象電路的邊界處的接口電路信息及邊界條件一致或者對(duì)應(yīng)的情況下，對(duì)上述對(duì)象電路進(jìn)行映射以不經(jīng)過雙方接口電路地與上述相鄰的對(duì)象電路連接起來。14.按照權(quán)利要求9所述的數(shù)據(jù)處理裝置，其特征在于上述動(dòng)作控制單元基于上述邊界條件使在上述邏輯電路區(qū)域上以時(shí)間和/或空間方式劃分后所映射的其他對(duì)象電路的接口電路的狀態(tài)反映于該對(duì)象電路的上述接口電路的控制。15.按照權(quán)利要求9所述的數(shù)據(jù)處理裝置，其特征在于，還包括存儲(chǔ)在上述邏輯電路區(qū)域上以時(shí)間和/或空間方式劃分后所映射的對(duì)象電路的接口電路的狀態(tài)的邊界信息存儲(chǔ)器。16.按照權(quán)利要求9所述的數(shù)據(jù)處理裝置，其特征在于上述裝載單元基于包含針對(duì)該數(shù)據(jù)處理裝置的請(qǐng)求、所映射的上述對(duì)象電路的執(zhí)行狀況、上述邏輯電路區(qū)域的可利用狀況的動(dòng)作環(huán)境信息從具備多個(gè)結(jié)構(gòu)代碼的結(jié)構(gòu)庫中取得上述結(jié)構(gòu)代碼。17.按照權(quán)利要求9所述的數(shù)據(jù)處理裝置，其特征在于上述裝載單元經(jīng)由通信網(wǎng)絡(luò)來取得上述結(jié)構(gòu)代碼。18.按照權(quán)利要求10所述的數(shù)據(jù)處理裝置，其特征在于，還包括具備構(gòu)成多個(gè)硬件模塊的多個(gè)結(jié)構(gòu)代碼的結(jié)構(gòu)庫。19.按照權(quán)利要求9所述的數(shù)據(jù)處理裝置，其特征在于上述邏輯電路區(qū)域具備多個(gè)由特定數(shù)目的可重構(gòu)的元件所構(gòu)成的電路塊，上述結(jié)構(gòu)代碼包含以上述電路塊為單位的上述對(duì)象電路信息。20.按照權(quán)利要求19所述的數(shù)據(jù)處理裝置，其特征在于上述元件具備，n個(gè)輸入和n個(gè)輸出，其中，n為多個(gè)；從上述n個(gè)輸入中選擇任意的輸入數(shù)據(jù)的輸入接口；對(duì)由該輸入接口所選擇的輸入數(shù)據(jù)進(jìn)行邏輯運(yùn)算并輸出輸出數(shù)據(jù)的運(yùn)算核，該運(yùn)算核可以變更其邏輯運(yùn)算；以及對(duì)上述n個(gè)輸入及上述輸出數(shù)據(jù)中的至少某一個(gè)任意地進(jìn)行選擇并從上述n個(gè)輸出中的至少某一個(gè)進(jìn)行輸出的輸出接口。21.按照權(quán)利要求20所述的數(shù)據(jù)處理裝置，其特征在于上述運(yùn)算核具備被輸入指示邏輯運(yùn)算的多位操作碼，并根據(jù)上述輸入數(shù)據(jù)來選擇上述輸出數(shù)據(jù)的選擇器。22.按照權(quán)利要求20所述的數(shù)據(jù)處理裝置，其特征在于上述運(yùn)算核具備對(duì)上述n個(gè)輸入的某一個(gè)數(shù)據(jù)、或者上述輸出數(shù)據(jù)進(jìn)行鎖存的寄存器。23.一種自動(dòng)控制裝置，其特征在于，包括權(quán)利要求10所記載的數(shù)據(jù)處理裝置；以及上述數(shù)據(jù)處理裝置上所裝配的至少一個(gè)上述硬件模塊被用于各自的控制或者數(shù)據(jù)處理的多個(gè)自動(dòng)控制機(jī)構(gòu)，其中，在上述邏輯電路區(qū)域上分別動(dòng)態(tài)地映射多個(gè)硬件模塊的分割電路。24.按照權(quán)利要求23所述的自動(dòng)控制裝置，其特征在于，還包括用于通過與外界的通信來取得上述結(jié)構(gòu)代碼的通信機(jī)構(gòu)。25.一種終端，其特征在于，包括權(quán)利要求9所記載的數(shù)據(jù)處理裝置；以及通過與外界的通信來取得上述結(jié)構(gòu)代碼的通信機(jī)構(gòu)。26.一種記錄介質(zhì)，其特征在于記錄了用于控制具有可動(dòng)態(tài)地重構(gòu)電路的邏輯電路區(qū)域的數(shù)據(jù)處理裝置的結(jié)構(gòu)代碼，該結(jié)構(gòu)代碼具有用于將作為用來執(zhí)行應(yīng)用的電路的至少一部分的對(duì)象電路映射到上述邏輯電路區(qū)域的一部分的對(duì)象電路信息、用于將上述對(duì)象電路上所連接的接口電路映射到上述邏輯電路區(qū)域的接口電路信息、和在上述接口電路中實(shí)現(xiàn)的邊界條件。27.按照權(quán)利要求26所述的記錄介質(zhì)，其特征在于上述對(duì)象電路是對(duì)用于實(shí)現(xiàn)某功能的硬件模塊進(jìn)行了分割的分割電路。28.一種結(jié)構(gòu)代碼的生成方法，該結(jié)構(gòu)代碼用于控制具有可動(dòng)態(tài)地重構(gòu)電路的邏輯電路區(qū)域的數(shù)據(jù)處理裝置，并具有用于將作為用來執(zhí)行應(yīng)用的電路的一部分的對(duì)象電路映射到上述邏輯電路區(qū)域的一部分的對(duì)象電路信息、用于將上述對(duì)象電路上所連接的接口電路映射到上述邏輯電路區(qū)域的接口電路信息、和在上述接口電路中實(shí)現(xiàn)的邊界條件，該生成方法的特征在于，包括分割用于執(zhí)行上述應(yīng)用的電路的網(wǎng)表，并解決各個(gè)經(jīng)過分割后的范圍內(nèi)的配置、配線問題而生成上述對(duì)象電路信息的步驟；從上述網(wǎng)表的、形成由上述對(duì)象電路信息所構(gòu)成的上述對(duì)象電路的邊界的信息生成上述接口電路信息的步驟；以及將上述網(wǎng)表變換成上述對(duì)象電路的集合，并解決這些對(duì)象電路之間的配置、配線問題，生成各個(gè)上述對(duì)象電路的接口電路中的邊界條件的步驟。29.按照權(quán)利要求28所述的生成方法，其特征在于在上述進(jìn)行生成的步驟中，分割用于實(shí)現(xiàn)某功能的硬件模塊的網(wǎng)表而生成上述對(duì)象電路信息。30.一種具有可動(dòng)態(tài)地重構(gòu)電路的邏輯電路區(qū)域的數(shù)據(jù)處理裝置，其特征在于上述邏輯電路區(qū)域具有可以進(jìn)行重構(gòu)的多個(gè)元件，上述元件具備對(duì)輸入數(shù)據(jù)進(jìn)行邏輯運(yùn)算并輸出輸出數(shù)據(jù)的運(yùn)算核，上述運(yùn)算核具備被輸入指示邏輯運(yùn)算的多位操作碼，并根據(jù)上述輸入數(shù)據(jù)來選擇上述輸出數(shù)據(jù)的選擇器。31.按照權(quán)利要求30所述的數(shù)據(jù)處理裝置，其特征在于上述元件具備，n個(gè)輸入和n個(gè)輸出，其中，n為多個(gè)；從上述n個(gè)輸入中選擇上述輸入數(shù)據(jù)的輸入接口；以及對(duì)上述n個(gè)輸入及上述輸出數(shù)據(jù)中的至少某一個(gè)進(jìn)行選擇并從上述n個(gè)輸出中的至少某一個(gè)進(jìn)行輸出的輸出接口。32.按照權(quán)利要求30所述的數(shù)據(jù)處理裝置，其特征在于上述元件具備4系統(tǒng)的輸入和4系統(tǒng)的輸出；從上述4系統(tǒng)的輸入中選擇任意的上述輸入數(shù)據(jù)的輸入接口；以及對(duì)上述4系統(tǒng)的輸入和上述輸出數(shù)據(jù)任意地進(jìn)行選擇并可連接至上述4系統(tǒng)的輸出的輸出接口。33.按照權(quán)利要求31所述的數(shù)據(jù)處理裝置，其特征在于上述運(yùn)算核具備對(duì)上述n個(gè)輸入的某一個(gè)數(shù)據(jù)、或者上述輸出數(shù)據(jù)進(jìn)行鎖存的寄存器。34.按照權(quán)利要求30所述的數(shù)據(jù)處理裝置，其特征在于，還包括多個(gè)由規(guī)定數(shù)目的上述元件所構(gòu)成的電路塊。全文摘要本發(fā)明中使用一種結(jié)構(gòu)代碼(20)其具備用來將作為用于執(zhí)行應(yīng)用的電路的至少一部分的對(duì)象電路映射到可以動(dòng)態(tài)地進(jìn)行重構(gòu)的邏輯電路的一部分的對(duì)象電路信息(23)；用來將對(duì)象電路上連接的接口電路映射到邏輯電路的接口電路信息(24)；以及在接口電路中實(shí)現(xiàn)的邊界條件(26)。本發(fā)明的數(shù)據(jù)處理裝置具有取得結(jié)構(gòu)代碼(20)的裝載單元；根據(jù)結(jié)構(gòu)代碼的對(duì)象電路信息(23)及接口電路信息(24)、將對(duì)象電路和接口電路映射到邏輯電路區(qū)域的映射單元；以及按照結(jié)構(gòu)代碼的邊界條件(26)來控制接口電路的動(dòng)作控制單元。文檔編號(hào)H03K19/173GK1842762SQ20048002478公開日2006年10月4日申請(qǐng)日期2004年8月27日優(yōu)先權(quán)日2003年8月29日發(fā)明者佐藤友美申請(qǐng)人:Ip菲力股份有限公司