專利名稱：用于降低功率消耗的輸入緩沖器電路的制作方法
技術領域：
本發(fā)明涉及一種由TTL轉換至CMOS的輸入緩沖器所用的電路。此緩沖器所用的電路可在電源電壓、半導體制程、以及溫度發(fā)生變化時，將此緩沖器的輸入/輸出電壓的邏輯轉換點保持穩(wěn)定，且可達成降低此緩沖器的新增偏壓電路所消耗功率的目的與效果。
背景技術：
根據(jù)一般了解，在目前所使用晶體管的邏輯家族大致包括以下數(shù)種，其名稱與特性為TTL(Transistor-Transistor-Logic)技術復雜、面積大、功率消耗大。
ECL(Emitter Coupled Logic)特性與TTL類似，且速度相當快，但邏輯位準特殊、噪聲免疫能力低，不適用于較高密度的集成電路設計；MOS(Metal Oxide Semiconductor)可分為PMOS、NMOS與CMOS，制程較簡單，電路密集度高、面積小，但速度較慢；BiCMOS(Bipolar Complementary-MOS)利用BJT的高驅動能力來當輸出級，因此具有BJT的快速、MOS高密集度等優(yōu)點，但制程相當復雜。
其中TTL(74系列IC中使用的技術)與ECL可以得到較快的操作速度，但其制程較復雜，所占用面積較大，功率消耗亦大，因此在同一芯片上所能制成的電路也較少。所以芯片上電路緊密程度較小，亦使得相同大小的電路須要使用較多芯片來完成。
MOS制程技術最簡單，所占用芯片面積最小，可以在相同大小的芯片上容納較大型電路。雖然MOS的功率消耗較BJT少許多，但其操作速度較慢。
因而，在高速度低功率的要求下，發(fā)展出BiCMOS技術，其結合MOS與BJT兩種技術的特點，因此在制程上比較復雜，但其在操作速度與功率消耗上可以得到平衡點。通常BiCMOS電路用來作傳輸級，這是利用它的高操作速度與高的驅動能力。
因此，由以上說明可知，TTL為一種晶體管-晶體管-邏輯電路，其為使用多個雙載子晶體管所組成的邏輯電路，其相較于CMOS輸出驅動力強、操作速度快，但電流的消耗量亦大。然而，CMOS為互補式金屬氧化物半導體晶體管(complementary metal oxide semiconductor transistor)，其輸出驅動能力較弱，速度較慢，但電流的消耗量較小。因此，在當設計電路時，必須依據(jù)整個電路所區(qū)分各不同區(qū)塊(block)中，在其操作運算所須速度的快慢、輸出驅動能力的強弱、以及所消耗功率等參數(shù)因素之間作抉擇，以決定各該電路區(qū)塊使用TTL或CMOS作建構組件，以使得由其所建構的區(qū)塊所組成的電路的速度、性能以及成本能達其最適功能與效果。
由以上說明可知，在一般電子數(shù)字系統(tǒng)中，可以同時存在TTL與CMOS晶體管。然而，由于驅動操作此等TTL與CMOS晶體管所須電壓位準不同，因此，通常在此等電子數(shù)字系統(tǒng)電路的TTL晶體管所構成區(qū)塊與CMOS晶體管所構成區(qū)塊之間設有緩沖器(buffer stage)，以作電壓位準的轉換。
傳統(tǒng)習知技術所設計的此種由TTL輸出轉換至CMOS輸入的緩沖器，僅為單純地以PMOS晶體管與NMOS晶體管W/L比例的配置，以達成其調整邏輯轉換點的目的，但其缺點為其邏輯轉換點會隨著所提供的電源電壓、半導體制程、以及溫度而大幅變化。此為習知技術此種緩沖器電路的重大缺點與限制，茲說明如下。
首先請參考圖1，其顯示根據(jù)習知技術的由TTL轉換至CMOS的輸入緩沖器的電路結構圖。其中，圖1A為其電路功能方塊圖，圖1B為其電路結構詳細圖式，以及圖1C為此緩沖器由TTL輸入電壓以及其輸出至CMOS電壓的波形時序圖，其中，A、B、C、以及D為邏輯轉換點。由圖1A可知，此緩沖器10是由第一反相級11與第二反相級12所構成。由圖1B可知，此緩沖器是由晶體管T101(其寬度/長度比，W/L＝10/0.6)、T102(W/L＝10/0.6)、T103(W/L＝6/0.3)、以及T104(W/L＝3/0.28)所構成，其中T101、T103為PMOS(其閘極繪有圓圈者為PMOS)，T102、T104為NMOS；而T101與T102、T103與T104各分別串聯(lián)成反相器(inverter)；VD為電源電壓VS為接地電壓。其次，說明此緩沖器在其電源電壓變動下其邏輯轉換點的變動情形。通常將邏輯轉換點定義為其輸入電壓曲線與其輸出電壓曲線相交之點，亦即其輸入電壓值與輸出電壓值相等之點。如圖1C所示，此緩沖器的輸入電壓(即，由TTL輸出電壓)范圍為0.8至2V，此緩沖器的輸出電壓范圍為0至3.3V，而其邏輯轉換點為1.4V。在此圖1B的反相器中，當PMOS強度＞NMOS強度時，此反相器輸出電壓提高，當PMOS強度＜NMOS強度時，此反相器輸出電壓降低。因此，當此PMOS T101電源VD從3.3V變動增加至3.6V時，則PMOS T101變強，而此反相器的輸出電壓提高；為了將輸出電壓維持在原所設定位準，則必須將此緩沖器左端輸入(其值例如為1.4V)的電壓提高，而使NMOS T102變強、使PMOS T101變弱，以使得此緩沖器的輸出電壓可因此調降回原所設定位準。然而，在上述過程中，此緩沖器的輸入電壓提高，因此其邏輯轉換點的電壓值偏離原設定值而產(chǎn)生相當幅度變動。
圖2說明上述習知技術中電源電壓發(fā)生變動時，此緩沖器輸入/輸出電壓邏輯轉換點的變動情形，此邏輯轉換點是藉由輸入/輸出電壓特性曲線而顯示。如同于圖2中所示，其橫軸為輸入電壓，其縱軸為輸出電壓，其單位均為伏特，其中所示的三條曲線即代表晶體管T101的電源電壓分別為VD＝3V、3.3V、3.6V時的電壓轉換曲線。由此圖中可以明顯看出，在當電源電壓VD＝3V時，此緩沖器的邏輯轉換點約為1.285V；當電源電壓VD＝3.3V時，此緩沖器的邏輯轉換點約為1.410V；以及當電源電壓VD＝3.6V時，此緩沖器的邏輯轉換點約為1.523V。因此，在習知技術中，當電源電壓發(fā)生變動時，此緩沖器的輸入/輸出電壓邏輯轉換點呈現(xiàn)相當幅度的變化。
圖3說明上述習知技術中此緩沖器的制程發(fā)生變化時，其輸入/輸出電壓的邏輯轉換點變動的情形，如同于圖3中所示，其橫軸為輸入電壓，其縱軸為輸出電壓，其單位均為伏特。其中FS、FF、TYPICAL、SS、SF各代表于各不同制程下的電壓轉換曲線，其各對應于各不同的邏輯轉換點；而FS表示此制程所制成的NMOS晶體管的速度快、PMOS晶體管的速度慢；FF表示此制程所制成的NMOS晶體管的速度快、PMOS晶體管的速度快；TYPICAL表示此制程所制成的NMOS晶體管、PMOS晶體管為典型速度；SS表示此制程所制成的NMOS晶體管的速度慢、PMOS晶體管的速度慢；SF表示此制程所制成的NMOS晶體管的速度慢、PMOS晶體管的速度快；以及Delta VSW表示FS曲線的邏輯轉換點與SF曲線的邏輯轉換點的差異為200mV。因此，在習知技術中，當制程發(fā)生變化時，此緩沖器的輸入/輸出電壓的邏輯轉換點呈現(xiàn)相當幅度的變化。
以上所述的由TTL轉換至CMOS的緩沖器的輸入/輸出電壓邏輯轉換點所呈現(xiàn)大幅變動的情形，其會造成此緩沖器的低至高位準傳輸時間(tLH)、與高至低位準傳輸時間(tHL)的差異過大，以及高、低位準的噪聲余裕(noise margin)變差，在嚴重情形下甚至會導致信號轉換錯誤，以致使整個CMOS電路失效等缺點與限制。
為了改善習知技術中此種緩沖器電路設計的缺點與限制，本案發(fā)明人于93年6月17日提出的本國專利申請案號No 093117477，其提供一種由TTL轉換至CMOS的緩沖器電路，而可在電壓電源、半導體制程、以及溫度發(fā)生變化時，達成穩(wěn)定此緩沖器輸入/輸出電壓邏輯轉換點的目的與功能。有關于此，請參考該前申請案內容即可得知，在此不再重復，其整個內容在此并入作為參考。因此，本發(fā)明可視為該前申請案發(fā)明的延續(xù)。
然而，由于在該上述前申請案的緩沖器電路設計中添加偏壓器，因此導致大幅增加該電路所消耗的靜態(tài)電流與靜態(tài)功率。例如，在此裝置的電源電壓為3V時，添加設置此偏壓器其本身會耗用大約104μA的電流，因此會增加TTL至CMOS輸入緩沖器的整體功率消耗。
為了降低上述該電路(偏壓器)中所消耗電流與功率，因此本案發(fā)明人(其它熟習此技術人士亦可能)提出一種改良式電路設計其(1)一方面藉由增添偏壓器，以使得此緩沖器的輸入/輸出電壓的邏輯轉換點不隨電源電壓、半導體制程、以及周圍溫度的改變而呈現(xiàn)大幅變化；(2)另一方面，藉由晶體管的大小比例中的信道長度(channel length)與信道寬度(channelwidth)的寬度/長度(W/L)比的調整，以降低此偏壓器的靜態(tài)電流與靜態(tài)功率消耗。然而，此種設計仍存有缺失，以致于以此種設計所制成的緩沖器雖可達成降低電流與功率消耗的功能與目的，但該緩沖器的輸入/輸出電壓的邏輯轉換點卻因此會隨電源電壓、半導體制程、以及周圍溫度的改變而呈現(xiàn)大幅變化。
本發(fā)明的目的即在改善相關習知技術與上述改良式電路設計的缺點與限制，而可同時達成具有高度穩(wěn)定的邏輯轉換點，以及降低靜態(tài)功率消耗的功能與目的。
有關針對上述前案緩沖器電路的改良式電路設計的內容、特征、與其所受到限制，以及本案的內容與優(yōu)點，將在以下”實施方式”中詳細說明。

發(fā)明內容
因此，本發(fā)明的目的為提供一種由TTL轉換至CMOS輸入緩沖器電路，其可在電源電壓、半導體制程、以及溫度(PVTprocess、supply voltage、temperature)發(fā)生變化時，達成穩(wěn)定此緩沖器輸入/輸出電壓邏輯轉換點以及降低靜態(tài)功率消耗的功能與目的。
為了穩(wěn)定此輸入緩沖器的邏輯轉換點，本發(fā)明增設一偏壓器，用以產(chǎn)生對此輸入緩沖器的負回饋控制信號，以便對其實施控制與調變。而且，為了監(jiān)控此輸入緩沖器的邏輯轉換點，本發(fā)明將此輸入緩沖器電路的第一級(即輸入級)復制成為此新增偏壓器的第一級(即復制輸入級)，而在此新增設的偏壓器內設置比較器作為偏壓器內的第二級，此比較器一方面對此所復制的輸入級實施比較與控制，另一方面根據(jù)此比較結果產(chǎn)生偏壓回饋信號(BIAS)對此輸入緩沖器進行監(jiān)控與調變。因而使得緩沖器的輸入/輸出電壓邏輯轉換點穩(wěn)定，以避免造成此緩沖器的低至高位準傳輸時間(tLH)、與高至低位準傳輸時間(tHL)的差異過大，以及高、低位準的噪聲余裕(noise margin)變差，在嚴重情形下甚至會導致信號轉換錯誤，以致使整個CMOS電路失效等缺點與限制。因此，可以確保此整個CMOS電路操作正常。
此外，經(jīng)由本發(fā)明的特殊設計，可將各別晶體管經(jīng)由串聯(lián)與并聯(lián)方式組成晶體管組合結構，藉由其所提供的等效寬度/長度(W/L)比，使得本發(fā)明的緩沖器電路可以同時達成具有高度穩(wěn)定邏輯轉換點，以及降低靜態(tài)功率消耗的功能與目的。
本發(fā)明的目的、特征以及其它的優(yōu)點與特點將由以下的說明并參考所附圖式而獲得更佳了解。


圖1A為根據(jù)習知技術的由TTL轉換至CMOS的輸入緩沖器的電路概要方塊圖；圖1B為根據(jù)習知技術的由TTL轉換至CMOS的輸入緩沖器的詳細電路圖；圖1C為由TTL轉換至CMOS的輸入緩沖器的輸入/輸出電壓的瞬間瞬時圖；圖2為圖1B中所示緩沖器于不同電源電壓下的輸入/輸出電壓轉換特性曲線；圖3為圖1B中所示緩沖器于不同半導體制程下的輸入/輸出電壓轉換特性曲線；圖4A為對于前申請案緩沖器電路的改良式電路的概要方塊圖；圖4B為對于前申請案緩沖器電路的改良式電路的詳細電路圖；圖5為圖4B中所示緩沖器于不同電源電壓下的輸入/輸出電壓轉換特性曲線；圖6為圖4B中所示緩沖器于不同半導體制程下的輸入/輸出電壓轉換特性曲線；圖7A為根據(jù)本發(fā)明實施例的由TTL轉換至CMOS的輸入緩沖器的電路概要方塊圖；圖7B為根據(jù)本發(fā)明實施例的由TTL轉換至CMOS的輸入緩沖器的詳細電路圖；圖8為圖7B中所示緩沖器于不同電源電壓下的輸入/輸出電壓轉換特性曲線；圖9為圖7B中所示緩沖器于不同半導體制程下的輸入/輸出電壓轉換特性曲線；以及圖10為圖7B中所示緩沖器于特定電源電壓下的輸入/輸出電壓的瞬間瞬時圖。
圖中10、40、70緩沖器11、41、71第一反相器12、42、72第二反相器43、73偏壓器44、74復制輸入級45、75比較器T101、T103PMOST401、T402T405、T407T408、T411T412T701-1，-5T702-1，-5T707-1，-5T708-1，-5T711、T712T102、T104NMOST403、T404T406、T409T410、T413T414、T415T416T703-1，-5T704-1，-5T709-1，-5T710-1，-5
T713-T716K、M、N節(jié)點K1、M1、N1A、B、C、D 邏輯轉換點具體實施方式
現(xiàn)在參考所附圖式說明本發(fā)明的實施例。
以下使用本發(fā)明第1至10圖說明相對于上述該前申請案緩沖器電路的改良式電路的特征與限制，以及本發(fā)明緩沖器電路的設計與操作原理；其中(1)圖4-6說明相對于該前申請案緩沖器電路的改良式電路，此改良式電路的設計僅可調降靜態(tài)功率消耗，但其輸入/輸出電壓邏輯轉換點卻會隨電源電壓與制程變化而大幅變動；以及(2)圖7-10說明本案實施例，其既可穩(wěn)定此緩沖器輸入/輸出電壓邏輯轉換點、且可降低其靜態(tài)功率消耗。
對該前申請案緩沖器電路所作的改良式電路及其所受的限制如圖4至6所示。
首先，請參考圖4A、B，其顯示根據(jù)本發(fā)明的由TTL轉換至CMOS的輸入緩沖器的電路結構圖。其中，圖4A為其電路功能方塊圖，圖4B為其電路結構詳細圖式。
由圖4A可知，此緩沖器40是由第一反相級41與第一反相級42以及偏壓器43所構成。請參考圖4B，其顯示針對該前申請案的由TTL轉換至CMOS的輸入緩沖器電路的改良式電路設計的詳細電路圖，其包括輸入緩沖器40，其接收由TTL輸入的電壓，將其轉換成適當位準電壓而輸出供應CMOS電路，包括第一反相器級41，其為輸入級，接收由TTL輸入的電壓將其反相且轉換成CMOS所適用位準的電壓，其由以下串聯(lián)構成T401(W/L＝10/0.6)、402(W/L＝10/0.6)、T403(W/L＝5/0.6)、以及T404(W/L＝5/0.6)；第二反相級42，將第一反相級輸出的反相電壓再予以反相輸出，其由以下所構成T405(W/L＝6/0.3)、T406(W/L＝3/0.28)；偏壓器43，藉由使用比較器監(jiān)控復制輸入級，以產(chǎn)生至輸入緩沖器的輸入級的回饋信號，其包括復制輸入級44，用于復制輸入級的電路，其由以下串聯(lián)而構成T407(W/L＝2/3)、T408(W/L＝2/3)、T409(W/L＝1/3)、以及T410(W/L＝1/3)；比較器45，用于監(jiān)控該復制輸入級，以產(chǎn)生至輸入級的回饋信號，其由以下所構成T411(W/L＝12/0.8)、T412(W/L＝12/0.8)T413(W/L＝12/1)、T414(W/L＝12/1)；T415(W/L＝3/4)、T416(W/L＝3/4)；由以上說明可知，此圖4B的電路設計結構與本發(fā)明人前申請案的由TTL轉換至CMOS的輸入緩沖器電路設計大致相同，所不同者只是將其中偏壓器電路第一級中的晶體管T407、T408、T409以及T410的寬度/長度(W/L)比相對應于輸入緩沖器第一級中晶體管T401、T402、T403以及T404的寬度/長度比縮減25倍。例如，于此例中，將晶體管T401、T402的寬度/長度(W/L)比10/0.6縮減25倍至晶體管T407、T408的2/3；且將晶體管T403、T404的寬度/長度(W/L)比5/0.6縮減25倍至晶體管T409、T410的1/3。在此種電路設計結構的電源電壓VD＝3.0V的供應下，經(jīng)實際測量得知，此流經(jīng)偏壓器第一級中晶體管T407、T408、T409以及T410的電流可由本案發(fā)明人前申請案緩沖器電路設計中所示的104μA縮小約25倍而成為5.2μA。此種電路設計可達成減少電流消耗與功率消耗的功能與目的，但其在供應電源與制程改變下，輸入/輸出電壓曲線的邏輯轉換點卻會呈現(xiàn)大幅變動，茲將其原因說明如下依據(jù)下式晶體管的等效電阻R的倒數(shù)為，1/R＝μC ox·(W/L)·(Vgs-Vt) 式(1)其中，μ為電子的遷移率，C為氧化物的電容，W/L為晶體管的寬度/長度比，Vgs為閘極至源極電壓，Vt為此晶體管的臨界電壓。由上式可知，R與寬度/長度比成反比，若W/L縮減為原來的1/25，則等效電阻R成為原來的25倍，因此，在給定電源電壓V的供應下I＝V/R，流經(jīng)此晶體管的電流亦縮減為原電流的1/25；且由于所消耗功率P＝V2/R，因此，此晶體管所消耗功率P減少為原1/25。
由于，在本案實施例中所使用晶體管的PMOS與NMOS晶體管的各別臨界電壓Vt，并非一直為一固定常數(shù)值，其會隨著晶體管不同的長度與寬度而有所改變。因此，若將此等晶體管的寬度/長度(W/L)比縮小25倍，則PMOS晶體管的強度(因此，其驅動能力)例如可能會縮小為原來的1/24，而NMOS晶體管的強度(因此，其驅動能力)例如可能會縮小為原來的1/26。所以，當例如將此偏壓器的輸入復制級中晶體管的寬度/長度比、相對于緩沖器的輸入級中的晶體管的寬度/長度比縮小25倍時，此緩沖器的第一反相級的電壓輸出因此會產(chǎn)生變化。由于此緩沖器的邏輯轉換點的定義為此緩沖器的輸入電壓等于其輸出電壓之點(電壓值)。因此，當此緩沖器的電源電壓或半導體制程改變時，會造成此緩沖器的輸入/輸出電壓響應曲線的邏輯轉換點呈現(xiàn)較大幅度變動，如同于圖5與6中所示者。
其次，請參考圖5。圖5說明根據(jù)上述例中當電源電壓發(fā)生變動時，此緩沖器輸入/輸出電壓轉換特性曲線、及其邏輯轉換點的變動情形。如同于圖5中所示，其橫軸為輸入電壓，其縱軸為輸出電壓，其單位均為伏特。其中所示的三條曲線即代表晶體管T401的電源電壓分別為VD＝3V、3.3V、3.6V時的輸入/輸出電壓轉換曲線。由此圖中可以明顯看出，在當電源電壓VD＝3V時，此緩沖器的輸入/輸出電壓邏輯轉換點與當電源電壓VD＝3.6V時，此緩沖器輸入/輸出電壓的邏輯轉換點有相當大的變動。
圖6為緩沖器輸入/輸出電壓特性曲線圖，其顯示根據(jù)上述例中當制程發(fā)生變動時，此緩沖器輸入/輸出電壓邏輯轉換點變動的情形。如同于圖6中所示，其橫軸為輸入電壓，其縱軸為輸出電壓，其單位均為伏特。其中，快(fast)，典型(typical)，慢(slow)各代表不同制程下的緩沖器的電壓轉換曲線，而快(fast)代表此制程所制成的半導體組件速度快，典型(typical)代表此制程所制成的半導體組件為典型速度，慢(slow)代表此制程所制成的半導體組件速度慢。由此圖中可以明顯看出，在當此半導體制程發(fā)生變化時，此緩沖器的輸入/輸出電壓特性曲線及其邏輯轉換點會產(chǎn)生相當大的變化而呈現(xiàn)不穩(wěn)定的現(xiàn)象。此種針對該前申請案中緩沖器電路設計的改良式設計的效果并不理想，仍有改善的必要，因此導致以下本案實施例的產(chǎn)生。
本發(fā)明實施例以下說明本發(fā)明實施例，其目的為藉由使用由TTL轉換至CMOS的輸入緩沖器，而確實達成穩(wěn)定邏輯轉換點與降低偏壓電路靜態(tài)功率消耗的目的。
由圖7A可知，此緩沖器70是由第一反相級71、第二反相級72、以及偏壓器73所構成。請參考圖7B，其顯示根據(jù)本發(fā)明實施例的由TTL轉換至CMOS的輸入緩沖器的電路，其包括輸入緩沖器70，其接收由TTL輸入的電壓，將其轉換成適當位準電壓而輸出供應CMOS電路，包括第一反相級71，其為輸入級，接收由TTL輸入的電壓將其反相且轉換成CMOS所適用位準的電壓，其由以下串聯(lián)構成并聯(lián)的T701-1、T701-2、T701-3、T701-4、以及T701-5所構成的晶體管組合結構1(其W/L均為2/0.6)；并聯(lián)的T702-1、T702-2、T702-3、T702-4、以及T702-5所構成的晶體管組合結構2(其W/L均為2/0.6)；并聯(lián)的T703-1、T703-2、T703-3、T703-4、以及T703-5所構成的晶體管組合結構3(其W/L均為1/0.6)；以及并聯(lián)的T704-1、T704-2、T704-3、T704-4、以及T704-5所構成的晶體管組合結構4(其W/L均為1/0.6)；第二反相級72，將第一反相級輸出的反相電壓再予以反相輸出，其由以下所構成T705(W/L＝6/0.3)，T706(W/L＝3/0.3)；偏壓器73，藉由使用比較器監(jiān)控復制輸入級，以產(chǎn)生至輸入緩沖器的輸入級的回饋信號，其包括復制輸入級74，用于復制輸入級的電路，其由以下串聯(lián)而構成串聯(lián)的T707-1、T707-2、T707-3、T707-4、以及T707-5所構成的晶體管組合結構7(其W/L均為2/0.6)；串聯(lián)的T708-1、T708-2、T708-3、T708-4、以及T708-5所構成的晶體管組合結構8(其W/L均為2/0.6)；串聯(lián)的T709-1、T709-2、T709-3、T709-4、以及T709-5所構成的晶體管組合結構9(其W/L均為1/0.6)；以及串聯(lián)的T710-1、T710-2、T710-3、T710-4、以及T710-5所構成的晶體管組合結構10(其W/L均為1/0.6)；比較器75，用于監(jiān)控該復制輸入級，以產(chǎn)生至輸入級的回饋信號，其由以下所構成T711(W/L＝12/0.8)、T712(W/L＝12/0.8)T713(W/L＝12/1)、T714(W/L＝12/1)T715(W/L＝3/4)、T716(W/L＝3/4)；其特征為此等并聯(lián)的T701-1至-5所構成的晶體管組合結構1的等效寬度/長度比W/L＝10/0.6；T702-1至-5所構成的晶體管組合結構2的等效寬度/長度比W/L＝10/0.6；T703-1至-5所構成的晶體管組合結構3的等效寬度/長度比W/L＝5/0.6；T704-1至-5所構成的晶體管組合結構4的等效寬度/長度比W/L＝5/0.6；以及此等串聯(lián)的T707-1至-5所構成的晶體管組合結構7的等效寬度/長度比W/L＝2/3；T708-1至-5所構成的晶體管組合結構8的等效寬度/長度比W/L＝2/3；T709-1至-5所構成的晶體管組合結構9的等效寬度/長度比W/L＝1/3；以及T710-1至-5所構成的晶體管組合結構10的等效寬度/長度比W/L＝1/3。
以下說明本實施例電路的設計與操作原理為了穩(wěn)定此輸入緩沖器的輸出電壓位準與邏輯轉換點，本案另增設一偏壓級，用以產(chǎn)生對此輸入緩沖器的負回饋，以便對其實施控制與調變。
此外，為了監(jiān)控此輸入緩沖器的邏輯轉換點，于此實施例中將此輸入緩沖器電路的第一級(即輸入級)復制至此新增偏壓器的第一級(即復制輸入級)，而在此新增設的偏壓器內另設置比較器為偏壓器內的第二級，其一方面對此所復制的輸入級實施比較與控制，另一方面根據(jù)此比較結果產(chǎn)生偏壓回饋信號(BIAS)對此輸入緩沖器進行監(jiān)控與調變。因而使得輸入緩沖器的邏輯轉換點穩(wěn)定。以下將以實際電路作詳細說明。
請參考圖7B，其中此輸入緩沖器包括串聯(lián)的晶體管組合結構2、3，其閘極并聯(lián)至輸入，此輸入來自TTL的輸出；此兩晶體管組合結構2、3各串聯(lián)至控制晶體管組合結構1、4。此由以上方式構成的反相器連接至另一反相器，其由晶體管T705、T706串聯(lián)而成。此偏壓器的第一級由晶體管組合結構7、8、9以及10依序串聯(lián)形成，其為輸入緩沖器輸入級的復制輸入級。其中，晶體管組合結構7、10的閘極分別連接至晶體管組合結構1、4的閘極；此偏壓器的上述第一級的輸出節(jié)點M1與輸入節(jié)點N1相連接而至比較器的晶體管T713的閘極，此閘極的電壓為VREFI。此偏壓器73的第二級為比較器，其由以下所構成T711、T712、T713、T714、T715、以及T716。此比較器的功能為將T713閘極上的電壓VREFI與T714閘極上的參考電壓VREF比較而在此比較器的輸出節(jié)點K1產(chǎn)生偏壓(BIAS)，作為輸出至復制輸入級74與第一反相級71的回饋信號。
其中此VREF為所欲設定的邏輯轉換點的電壓值，此電壓通常來自能帶間隙參考電壓(bandgap)電路或電源分壓電路。在當電源電壓或半導體制程改變時，此電路利用負回饋原理，藉由調整BIAS點的電壓值即可達成穩(wěn)定緩沖器邏輯轉換點的目的。通常，于上述反相器結構中，當PMOS晶體管強度＞NMOS晶體管強度時，則此反相器的輸出電壓上升，當PMOS晶體管強度＜NMOS晶體管強度時，則此反相器的輸出電壓下降。
現(xiàn)在說明本發(fā)明以偏壓器控制輸入緩沖器，而使緩沖器輸入/輸出電壓的邏輯轉換點保持穩(wěn)定的操作方式。
(a)當VREFI＞VREF時在實際應用中例如將此比較器的參考電壓VREF設定為1.4V，當此比較器的另一輸入電壓(即，此復制輸入級的輸出電壓)VREFI＞參考電壓VREF(即，1.4V)時，則經(jīng)由此比較器將此兩個輸入電壓VREF與VREFI比較，而使此比較器的輸出電壓BIAS上升，因而使晶體管組合結構7、8減弱、晶體管組合結構9、10增強，因此使得此復制輸入級的輸出電壓，即，VREFI的電壓下降，經(jīng)由此比較器將VREFI與VREF比較而使其輸出電壓BIAS調整，其再經(jīng)由復制輸入級使其輸出電壓VREFI調整至接近原來參考電壓VREF的位準。
(b)當VREFI＜VREF時在實際應用中例如將此比較器的參考電壓VREF設定為1.4V，當此比較器的另一輸入電壓(即，此復制輸入級的輸出電壓)VREFI＜參考電壓VREF(即，1.4V)時，則經(jīng)由該比較器將此兩個輸入電壓VREF與VREFI比較，而使此比較器的輸出電壓BIAS下降，因而使晶體管組合結構7、8增強、晶體管組合結構9、10減弱，因而使得此復制輸入級的輸出電壓，即，VREFI的電壓上升，經(jīng)由比較器將VREFI與VREF比較而使其輸出電壓BIAS調整，其再經(jīng)由復制輸入級使其輸出電壓VREFI調整至接近原來參考電壓VREF的位準。
(c)當?shù)谝环聪嗉壍碾娫措妷篤D上升時此外，當此輸入緩沖器第一反相級的電源電壓VD上升時，會使得晶體管組合結構1、2的強度增強、且使得晶體管組合結構7、8的強度增強，因此可使得偏壓器的復制輸入級的輸出(即，比較器的輸入)VREFI升高，因而使得偏壓器的輸出電壓BIAS上升。經(jīng)由此提升的BIAS回饋電壓，可使得晶體管組合結構1、2的強度減弱，且使得晶體管組合結構3、4的強度增強。因而晶體管組合結構1、2的總和強度與晶體管組合結構3、4的總和強度，大致仍可保持電源電壓VD提高前的相對強度，以致于此輸入緩沖器的第一反相級的輸出電壓仍可保持在電源電壓VD提高前的原來位準。因此，可將上述本案的TTL至CMOS輸入緩沖器的輸入/輸出電壓邏輯轉換點的變動保持在相當小的范圍內，而可達成使其穩(wěn)定的目的與效果。
(d)當?shù)谝环聪嗉壍碾娫措妷篤D下降時其次，當此輸入緩沖器的第一反相級的電源電壓VD下降時，可使得晶體管組合結構1、2的強度減弱、且使得晶體管組合結構7、8的強度減弱，因此使此復制輸出級的輸出VREFI的電壓降低，而使得比較器的輸出電壓BIAS下降；經(jīng)由此下降的BIAS回饋電壓，可使得晶體管組合結構1、2的強度增強，且使得晶體管組合結構3、4的強度減弱，因而晶體管組合結構1、2的總和強度與晶體管組合結構3、4的總和強度，大致可保持電源電壓VD下降前的相對強度，以致于此輸入緩沖器的第一反相級的輸出電壓仍可保持在接近電源電壓VD提高前的原來位準；因此，可將該TTL至CMOS輸入緩沖器的輸入/輸出電壓邏輯轉換點的變動保持在相當小的范圍內，而達成使其穩(wěn)定的目的與效果。
因此，由本發(fā)明緩沖器的電路結構可知，本實施例主要的目的在于改善上述圖4B改良式電路設計的缺失，其中為了降低在復制輸入級的電流消耗，而使此緩沖器的輸入/輸出電壓特性曲線的邏輯轉換點隨供應電壓或此半導體制程改變而大幅變化。在本實施例中并不采用如同于圖4B中所用的方法，直接將此復制輸入級中的所構成晶體管(包括PMOS晶體管與NMOS晶體管)的寬度/長度(W/L)比縮小數(shù)十倍(例如25倍)成為2/3與1/3；因為此種方式的設計會造成PMOS與NMOS晶體管的強度呈不同比例的增強或減弱，而造成緩沖器輸入/輸出電壓邏輯轉換點的大幅變化。而是，本實施例所采用的方法為(1)藉由將復制輸入級的各個晶體管，以串聯(lián)方式組成晶體管組合結構7-10，將其等效寬度/長度比縮小，以降低此復制輸入級的靜態(tài)電流與靜態(tài)功率的消耗(請參考以上關于式(1)的說明)；以及(2)由于此等輸入級與復制輸入級中所組成的晶體管組合結構的相對應位置的各個組成晶體管的寬度/長度比均未改變(為2/0.6或1/0.6)，因此，此等在復制輸入級中的PMOS與NMOS的強度相對于輸入級中的PMOS與NMOS的強度并未改變。以此方式，即可達成穩(wěn)定此緩沖器輸入/輸出電壓邏輯轉換點的目的與效果。
因此，使用本實施例的方法可達成降低該緩沖器靜態(tài)功率消耗，以及穩(wěn)定其輸入/輸出電壓邏輯轉換點的功能與目的。
具體而言，本實施例在圖7B中對于圖4B中設計的改進是以下列方式達成(1)將圖7B中輸入級的T701-1至T701-5(W/L＝2/0.6)五個PMOS晶體管并聯(lián)而成具有等效W/L＝10/0.6的晶體管組合結構1。以此晶體管組合結構對應且取代圖4B中的晶體管T401(W/L＝10/0.6)；(2)將圖7B中輸入級的T702-1至T702-5(W/L＝2/0.6)五個PMOS晶體管并聯(lián)而成具有等效W/L＝10/0.6的晶體管組合結構2。以此晶體管組合結構對應且取代圖4B中的晶體管T402(W/L＝10/0.6)；(3)將圖7B中輸入級的T703-1至T703-5(W/L＝1/0.6)五個NMOS晶體管并聯(lián)而成具有等效W/L＝5/0.6的晶體管組合結構3。此晶體管組合結構對應且取代圖4B中的晶體管T403(W/L＝5/0.6)；(4)將圖7B中輸入級的T704-1至T704-5(W/L＝1/0.6)五個NMOS晶體管并聯(lián)而成具有等效W/L＝5/0.6的晶體管組合結構4。以此晶體管組合結構對應且取代圖4B中的晶體管T404(W/L＝5/0.6)；(5)將圖7B中復制輸入級的T707-1至T707-5(W/L＝2/0.6)五個PMOS晶體管串聯(lián)而成具有等效W/L＝2/3的晶體管組合結構7。以此晶體管組合結構對應且取代圖4B中的晶體管T407(W/L＝2/3)；(6)將圖7B中復制輸入級的T708-1至T708-5(W/L＝2/0.6)五個PMOS晶體管串聯(lián)而成具有等效W/L＝2/3的晶體管組合結構8。以晶體管組合結構對應且取代圖4B中的晶體管T408(W/L＝2/3)；(7)將圖7B中復制輸入級的T709-1至T709-5(W/L＝1/0.6)五個NMOS晶體管串聯(lián)而成具有等效W/L＝1/3的晶體管組合結構9。以此晶體管組合結構對應且取代圖4B中的晶體管T409(W/L＝1/3)；
(8)將圖7B中復制輸入級的T710-1至T710-5(W/L＝1/0.6)五個NMOS晶體管串聯(lián)而成具有等效W/L＝1/3的晶體管組合結構10。以此晶體管組合結構對應且取代圖4B中的晶體管T410(W/L＝1/3)。
因此，由以上說明可知，經(jīng)由上述圖7B中的設計，此復制輸入級中的晶體管組合結構7、8、9、以及10各相對應于輸入級電路中的晶體管組合結構1、2、3、以及4；其等效寬度/長度(W/L)比，由原輸入級電路中上述各晶體管組合結構的10/0.6、10/0.6、5/0.6、5/0.6分別縮減至復制輸入級電路中各上述晶體管組合結構的2/3、2/3、1/3、1/3，即縮減為原來的1/25。因此，此復制輸入級的電阻上升為原電阻的25倍，其耗用電流與耗用功率亦減少至原來的1/25。
然而，由于此輸入級電路與復制輸入極電路中晶體管組合結構的各個組成晶體管(包括PMOS晶體管與NMOS晶體管)的寬度與長度并未改變，因此，其各個PMOS、NMOS晶體管的強度亦不變。所以，此由TTL轉換至CMOS的輸入緩沖極所輸出的電壓、以及因此其輸入/輸出電壓的邏輯轉換點，在電源電壓或制程變化的下可保持穩(wěn)定，而不會作大幅改變。以此方式達成穩(wěn)定邏輯轉換點的功能與目的。
其次，請參考圖8。圖8說明根據(jù)本發(fā)明實施例當電源電壓發(fā)生變動時，此緩沖器輸入/輸出電壓特性曲線、及其邏輯轉換點的變動情形。如同于圖8中所示，其橫軸為輸入電壓，其縱軸為輸出電壓，其單位均為伏特。其中所示的三條曲線即代表晶體管組合結構1的電源電壓分別為VD＝3V、3.3V、3.6V時的輸入/輸出電壓轉換曲線。由此圖中可以明顯看出，在當電源電壓VD＝3V時，此緩沖器的邏輯轉換點VSW為1.436V；當電源電壓VD＝3.3V時，此緩沖器的邏輯轉換點VSW為1.429V；以及當電源電壓VD＝3.6V時，此緩沖器的邏輯轉換點為1.423V。由圖8可知，當電源電壓由VD＝3V改變成VD＝3.6V時，其邏輯轉換點電壓值的變化僅為13mV。因此，根據(jù)本發(fā)明實施例，當此緩沖器的電源電壓發(fā)生變動時，此緩沖器的輸入/輸出電壓邏輯轉換點僅呈現(xiàn)小幅度變化而可保持穩(wěn)定。
圖9為緩沖器輸入/輸出電壓特性曲線圖，其顯示根據(jù)本發(fā)明實施例當制程發(fā)生變動時，此緩沖器輸入/輸出電壓邏輯轉換點變動的情形。如同于圖9中所示，其橫軸為輸入電壓，其縱軸為輸出電壓，其單位均為伏特。其中，快(fast)，典型(typical)，慢(slow)各代表不同制程下的緩沖器的電壓轉換曲線，而快(fast)代表此制程所制成的半導體組件速度快，典型(typical)代表此制程所制成的半導體組件為典型速度，慢(slow)代表此制程所制成的半導體組件速度慢。由此圖中可以明顯看出，此三條電壓轉換線非常接近。因此，當半導體制程發(fā)生變化時，此緩沖器的其由慢(slow)與快(fast)所代表的電壓轉換曲線之間的邏輯轉換點的差異僅為14mV，因此其輸入/輸出電壓特性曲線的邏輯轉換點可保持相當穩(wěn)定。
圖10為輸入/輸出電壓的瞬間瞬時圖，其顯示根據(jù)本發(fā)明實施例此緩沖器(由TTL)的輸入電壓與其輸出電壓的時序圖，其橫軸為時間、單位為奈秒(ns)，縱軸為電壓、單位為伏特(V)。其中，實線顯示該緩沖器的由TTL所輸入電壓的波形變化，虛線顯示該緩沖器輸出電壓的波形變化。由此圖中可知，此輸出電壓波形的上升時間TR＝0.49ns，其下降時間為TF＝0.46ns。
因此，由以上說明可知，本發(fā)明的電路確實可以改善與克服習知技術的由TTL轉換至CMOS緩沖器的缺點與限制，即其輸入/輸出電壓邏輯轉換點呈現(xiàn)大幅變動的缺失，以及造成此緩沖器的低至高位準傳輸時間(tLH)、與高至低位準傳輸時間(tHL)的差異過大，以及高、低位準的噪聲余裕(noise margin)變差，在嚴重情形下甚至會導致信號轉換錯誤，以致使整個CMOS電路失效等缺點與限制。藉由使用本發(fā)明的緩沖器電路，可使其邏輯轉換點趨于穩(wěn)定，確保此整個CMOS電路操作正常，且可大幅降低其功率消耗。因此，本案確具專利價值，且符合專利要件。
以上所述僅為本發(fā)明的較佳實施例而已，其僅用于說明目的而非用以限制本發(fā)明與申請專利范圍的內容；凡是其它在未偏離本發(fā)明所揭示的精神與范圍下所作的等效改變或修飾，均應包含在以下所述的申請專利范圍的范圍中。
權利要求
1.一種用于降低功率消耗由TTL轉換至CMOS的輸入緩沖器電路，其特征在于，包括輸入緩沖器，其接收由TTL輸入的電壓，將其轉換成適當位準電壓而輸出供應至CMOS電路，其包括第一反相級，其為輸入級，接收由TTL輸入的電壓將其反相且轉換成CMOS所使用位準的電壓，其由以下串聯(lián)構成并聯(lián)的T701-1、T701-2、T701-3、T701-4、以及T701-5所構成的晶體管組合結構1，其W/L均為2/0.6；并聯(lián)的T702-1、T702-2、T702-3、T702-4、以及T702-5所構成的晶體管組合結構2，其W/L均為2/0.6；并聯(lián)的T703-1、T703-2、T703-3、T703-4、以及T703-5所構成的晶體管組合結構3，其W/L均為1/0.6；以及并聯(lián)的T704-1、T704-2、T704-3、T704-4、以及T704-5所構成的晶體管組合結構4，其W/L均為1/0.6；第二反相級，將第一反相級輸出的反相電壓再予以反相輸出，其由以下所構成T705(W/L＝6/0.3)，T706(W/L＝3/0.3)；偏壓器，藉由使用比較器監(jiān)控復制輸入級，以產(chǎn)生至輸入緩沖器的輸入級的回饋信號，其包括復制輸入級，用于復制輸入級的電路，其由以下串聯(lián)而構成串聯(lián)的T707-1、T707-2、T707-3、T707-4、以及T707-5所構成的晶體管組合結構7，其W/L均為2/0.6；串聯(lián)的T708-1、T708-2、T708-3、T708-4、以及T708-5所構成的晶體管組合結構8，其W/L均為2/0.6；串聯(lián)的T709-1、T709-2、T709-3、T709-4、以及T709-5所構成的晶體管組合結構9，其W/L均為1/0.6；以及串聯(lián)的T710-1、T710-2、T710-3、T710-4、以及T710-5所構成的晶體管組合結構10，其W/L均為1/0.6；比較器，用于監(jiān)控該復制輸入級的電壓，以產(chǎn)生至輸入級的回饋信號，其由以下所構成T711(W/L＝12/0.8)、T712(W/L＝12/0.8)；T713(W/L＝12/1)、T714(W/L＝12/1)；T715(W/L＝3/4)、T716(W/L＝3/4)。
2.如權利要求1所述的輸入緩沖器電路，其特征在于在此輸入緩沖器中的第一反相級中此等并聯(lián)的T701-1至-5所構成的晶體管組合結構1的等效寬度/長度比(W/L)＝10/0.6；此等并聯(lián)的T702-1至-5所構成的晶體管組合結構2的等效寬度/長度比(W/L)＝10/0.6；此等并聯(lián)的T703-1至-5所構成的晶體管組合結構3的等效寬度/長度比(W/L)＝5/0.6；以及此等并聯(lián)的T704-1至-5所構成的晶體管組合結構4的等效寬度/長度比(W/L)＝5/0.6。
3.如權利要求1所述的輸入緩沖器電路，其特征在于在此偏壓級的復制輸入級中此等串聯(lián)的T707-1至-5所構成的晶體管組合結構7的等效寬度/長度比(W/L)＝2/3；此等串聯(lián)的T708-1至-5所構成的晶體管組合結構8的等效寬度/長度比(W/L)＝2/3；此等串聯(lián)的T709-1至-5所構成的晶體管組合結構9的等效寬度/長度比(W/L)＝1/3；以及此等串聯(lián)的T710-1至-5所構成的晶體管組合結構10的等效寬度/長度比(W/L)＝1/3。
4.如權利要求1所述的輸入緩沖器電路，其特征在于當該比較器的另一輸入電壓，即，此復制輸入級的輸出電壓VREFI＞此比較器的參考電壓VREF時，則經(jīng)由該比較器將此兩個輸入電壓VREF與VREFI比較，而使該比較器的輸出電壓BIAS上升，因而使晶體管組合結構7、8減弱、晶體管組合結構9、10增強，因而使得此復制輸入級的輸出電壓、即VREFI的電壓下降，經(jīng)由比較器將VREFI與VREF比較而使其輸出電壓BIAS調整，其再經(jīng)由復制輸入級使其輸出電壓VREFI調整至接近原來參考電壓VREF的位準。
5.如權利要求1所述的輸入緩沖器電路，其特征在于當該比較器的另一輸入電壓即，此復制輸入級的輸出電壓VREFI＜此比較器的參考電壓VREF時，則經(jīng)由該比較器將此兩個輸入電壓VREF與VREFI比較，而使該比較器的輸出電壓BIAS下降，因而使晶體管組合結構7、8增強、晶體管組合結構9、10減弱，因而使得此復制輸入級的輸出電壓、即VREFI的電壓上升，經(jīng)由比較器將VREFI與VREF比較而使其輸出電壓BIAS調整，其再經(jīng)由復制輸入級使其輸出電壓VREFI調整至接近原來參考電壓VREF的位準。
6.如權利要求1所述的輸入緩沖器電路，其特征在于當此輸入緩沖器的第一反相級的電源電壓VD上升時，可使得晶體管組合結構1、2的強度增強、且使得晶體管組合結構7、8的強度增強，因此復制輸入級的輸出電壓VREFI上升，而使得比較器的輸出電壓BIAS上升；經(jīng)由此上升的BIAS回饋電壓，可使得晶體管組合結構1、2的強度減弱，且使得晶體管組合結構3、4的強度增強，因而晶體管組合結構1與2的總和強度、與晶體管組合結構3與4的總和強度，大致可保持電源電壓VD提高前的相對強度，以致于此輸入緩沖器的第一反相級的輸出電壓仍可保持在電源電壓VD提高前的原來位準；因此，可將該TTL至CMOS輸入緩沖器的輸入/輸出電壓邏輯轉換點的變動保持在相當小的范圍內。
7.如權利要求1所述的輸入緩沖器電路，其特征在于當此輸入緩沖器的第一反相級的電源電壓VD下降時，可使得晶體管組合結構1、2的強度減弱、使得晶體管組合結構7、8的強度減弱，因此復制輸入級的輸出電壓VREFI下降，而使得比較器的輸出電壓BIAS下降；經(jīng)由此下降的BIAS回饋電壓，可使得晶體管組合結構1、2的強度增強，且使得晶體管組合結構3、4的強度減弱，因而晶體管組合結構1與2的總和強度、與晶體管組合結構3與4的總和強度，大致可保持電源電壓VD提高前的相對強度，以致于此輸入緩沖器的第一反相級的輸出電壓仍可保持在電源電壓VD提高前的原來位準；因此，可將該TTL至CMOS輸入緩沖器的輸入/輸出電壓邏輯轉換點的變動保持在相當小的范圍內。
8.如權利要求1所述的輸入緩沖器電路，其特征在于由于偏壓器的復制輸入級的晶體管組合結構7、8、9、10的等效寬度/長度比2/3、2/3、1/3、1/3相對于輸入緩沖器的輸入級的晶體管組合結構1、2、3、4的等效寬度/長度比10/0.6、10/0.6、5/0.6、5/0.6各分別縮減25倍，因此，此復制輸入級的等效電組上升25倍，流經(jīng)該復制輸入級的電流減少為原電流的1/25，以及其功率消耗降低為原功率消耗的1/25。
9.如權利要求1所述的輸入緩沖器電路，其特征在于由于此輸入緩沖器的輸入級的晶體管組合結構1、2的各個組成晶體管的長度/寬度比，與偏壓器的復制輸入級的相對應晶體管組合結構7、8的各個組成晶體管寬度/長度比均為2/0.6；以及此輸入緩沖器的輸入級的晶體管組合結構3、4的各個組成晶體管的長度/寬度比，與偏壓器的復制輸入級的相對應晶體管組合結構9、10的各個組成晶體管的寬度/長度比均為1/0.6；因而此等結構中的各PMOS與NMOS的強度均未改變，因此可保持該緩沖器輸入/輸出電壓邏輯轉換點的穩(wěn)定。
全文摘要
本發(fā)明提供一種由TTL轉換至CMOS輸入緩沖器電路，其可在電源電壓、半導體制程、以及溫度發(fā)生變化時，達成穩(wěn)定此緩沖器輸入/輸出電壓邏輯轉換點以及降低靜態(tài)功率消耗的功能與目的。為了穩(wěn)定此輸入緩沖器的邏輯轉換點，本發(fā)明增設一偏壓器，用以產(chǎn)生對此輸入緩沖器的負回饋控制信號，以便對其實施控制與調變。而且，為了監(jiān)控此輸入緩沖器的邏輯轉換點，本發(fā)明將此輸入緩沖器電路的第一級(即輸入級)復制成為此新增偏壓器的第一級(即復制輸入級)，而在此新增設的偏壓器內設置比較器作為偏壓器內的第二級，此比較器一方面對此所復制的輸入級實施比較與控制，另一方面根據(jù)此比較結果產(chǎn)生偏壓回饋信號對此輸入緩沖器進行監(jiān)控與調變。
文檔編號H03K19/0185GK1777030SQ20041009106
公開日2006年5月24日 申請日期2004年11月16日 優(yōu)先權日2004年11月16日
發(fā)明者李宏達 申請人:矽成積體電路股份有限公司