層，W具有柵區(qū)圖案的光刻膠層為掩膜，采用干 法刻蝕的方式同時刻蝕掉未被光刻膠層覆蓋的多晶娃層和其下方的柵氧化層308,暫時保 留光刻膠層。
[0072] 步驟9 ;在所述兩P型阱區(qū)上方生成兩N型源區(qū)：第一源區(qū)313和第二源區(qū)313 ;
[0073] 步驟10 ;分別在上述柵極區(qū)308上方、兩N型源區(qū)313上方和N型襯底301下方 形成柵極金屬層310、源極金屬層307和漏極金屬層311。
[0074] 參考圖3f，本實施例中，在器件的上表面及背面淀積金屬層，形成金屬層的方法可 W為金屬化學氣相淀積法，在多晶娃層309上方形成的金屬層為柵極金屬層310,在N型源 區(qū)上方形成的金屬層為源極金屬層307,在N型襯底301背面形成的金屬層為漏極金屬層 311。柵極區(qū)和柵極金屬層310構(gòu)成了柵極G，第一源區(qū)313、第二源區(qū)313與源極金屬層 307構(gòu)成了源極S，N型襯底301和漏極金屬層311構(gòu)成了漏極D。
[0075] 需要說明的是，本實施例中的基底可W包括半導體元素，例如單晶、多晶或非晶結(jié) 構(gòu)的娃或娃錯（SiGe),也可W包括混合的半導體結(jié)構(gòu)，例如碳化娃、錬化鋼、蹄化鉛、神化 鋼、神化嫁或錬化嫁、合金半導體或其組合；也可W是絕緣體上娃（SOI)。此外，半導體基底 還可W包括其他的材料，例如外延層或掩埋層的多層結(jié)構(gòu)。雖然在此描述了可W形成基底 的材料的幾個示例，但是可W作為半導體基底的任何材料均落入本發(fā)明的精神和范圍。
[0076] 本實施例公開了該淺溝槽半超結(jié)VDMOS管的制造方法，簡單的說，是在傳統(tǒng)的 VDMOS器件的基礎上引入了一個淺溝槽結(jié)構(gòu)；具體到本實施例，即為在N型外延層303上刻 制淺溝槽，之后采用離子注入或其他方式向該淺溝槽312填上適當電阻率的P型外延，為了 確保P型外延僅留在該淺溝槽內(nèi)，在溝槽表面采用化學機械（CM巧或者化學刻蝕等方式。之 后再在N型外延層302上生成N型外延305,之后注入P阱306,經(jīng)過熱過程，使P阱與上述 溝槽內(nèi)的P型外延相連，生成半超結(jié)。
[0077] W上所述實施例，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的 限制。
[0078] 雖然本發(fā)明已W較佳實施例披露如上，然而并非用W限定本發(fā)明。任何熟悉本領 域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可W利用上述掲示的方法和技術(shù) 內(nèi)容對本發(fā)明技術(shù)方案作出許多可能的變動和修飾，或修改為等同變化的等效實施例。因 此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對W上實施例所做的任何 簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護的范圍內(nèi)。
【主權(quán)項】
1. 一種淺溝槽半超結(jié)VDMOS器件，其特征在于，包括： 第一導電類型襯底； 位于所述第一導電類型襯底上方的第一電阻率外延層，且所述第一導電類型襯底與第 一電阻率外延層的導電類型相同； 位于所述第一電阻率外延層上方的第二電阻率外延層，且所述第一電阻率外延層與第 二電阻率外延層的導電類型相同； 由所述第二電阻率外延層上表面延伸至第二電阻率外延層底部的兩個第三電阻率外 延層，兩個第三電阻率外延層間隔設置；且所述第三電阻率外延層的導電類型與所述第二 電阻率外延層的導電類型相反； 位于所述第二電阻率外延層上方的第四電阻率外延層，且所述第四電阻率外延層的導 電類型與所述第二電阻率外延層的導電類型相同； 由第四電阻率外延層上表面注入，且與所述兩第三電阻率外延層相連的兩阱區(qū)，所述 阱區(qū)的導電類型與所述第三電阻率外延層導電類型相同； 位于所述兩阱區(qū)上方的第一導電類型的第一源區(qū)和第二源區(qū)，以及位于所述第一源區(qū) 和第二源區(qū)上表面的源極金屬層； 位于所述第一導電類型襯底下方的漏極金屬層；位于所述第一源區(qū)和第二源區(qū)之間， 且位于所述第四電阻率外延層上方的柵極區(qū)，以及位于柵極區(qū)上表面的柵極金屬層。2. 根據(jù)權(quán)利要求1所述的淺溝槽半超結(jié)VDM0S器件，其特征在于，所述第一電阻率外延 層的電阻率為5-20歐姆·厘米；所述第二電阻率外延層的電阻率為2-10歐姆·厘米；所述 第三電阻率外延層的電阻率為2-10歐姆·厘米；所述第四電阻率外延層的電阻率為2-10 歐姆·厘米。3. 根據(jù)權(quán)利要求1所述的淺溝槽半超結(jié)VDM0S器件，其特征在于，所述第二電阻率外延 層上表面與第三電阻率外延層上表面在同一平面內(nèi)。4. 一種淺溝槽半超結(jié)VDM0S器件的制造方法，其特征在于，包括： 提供第一導電類型襯底； 在所述第一導電類型襯底上方生成第一電阻率外延層，且所述第一導電類型襯底與第 一電阻率外延層的導電類型相同； 在第一電阻率外延層生成第二電阻率外延層，且所述第一電阻率外延層與第二電阻率 外延層的導電類型相同； 在所述第二電阻率外延層上表面且由上表面延伸至第二電阻率外延層底部刻制兩溝 槽區(qū)，兩溝槽區(qū)間隔設置，兩溝槽內(nèi)生成第二導電類型的第三電阻率外延層，且所述第三電 阻率外延層的導電類型與所述第二電阻率外延層的導電類型相反； 在所述第二電阻率外延層上方生成第四電阻率外延層，且所述第四電阻率外延層的導 電類型與所述第二電阻率外延層的導電類型相同； 在第四電阻率外延層上表面注入，且與所述溝槽內(nèi)的第三電阻率外延層相連的兩阱 區(qū)，所述阱區(qū)的導電類型與所述第三電阻率外延層導電類型相同； 在所述兩阱區(qū)上方生成第一導電類型的第一源區(qū)和第二源區(qū)； 在所述第一源區(qū)和第二源區(qū)之間，且位于所述第四電阻率外延層上方生成柵極區(qū)； 分別在所述第一導電類型襯底下方形成漏極金屬層；在所述柵極區(qū)上方形成柵極金屬 層；在第一源區(qū)和第二源區(qū)上方形成源極金屬層；在所述襯底下方形成漏極金屬層。5. 根據(jù)權(quán)利要求4所述的淺溝槽半超結(jié)VDMOS器件的制造方法，其特征在于，所述第 一電阻率外延層的電阻率為5-20歐姆·厘米；所述第二電阻率外延層的電阻率為2-10歐 姆·厘米；所述溝槽內(nèi)的第三電阻率外延層的電阻率為2-10歐姆·厘米；所述第四電阻率 外延層的電阻率為2-10歐姆·厘米。6. 根據(jù)權(quán)利要求4所述的淺溝槽半超結(jié)VDMOS器件的制造方法，其特征在于，所述溝槽 的寬度為〇-l〇um之間，深度為0-30um之間。7. 根據(jù)權(quán)利要求4-6任一所述的淺溝槽半超結(jié)VDMOS器件的制造方法，其特征在于，所 述溝槽內(nèi)生成的第三電阻率外延層，超出第二電阻率外延層上表面部分經(jīng)過機械拋光或者 化學刻蝕后，使第二電阻率外延層上表面與第三電阻率外延層上表面在同一平面上。8. 根據(jù)權(quán)利要求4-6任一所述的淺溝槽半超結(jié)VDMOS器件的制造方法，其特征在于，所 述阱區(qū)的生成方法為：在第四電阻率外延層上，利用光刻膠作為阻擋層，在所述溝槽上方注 入與溝槽內(nèi)導電類型相同的雜質(zhì)離子，經(jīng)熱退火后即形成阱區(qū)。
【專利摘要】本發(fā)明公開了一種淺溝槽半超結(jié)VDMOS器件及其制造方法，其中淺溝槽半超結(jié)VDMOS器件包括：第一導電類型襯底；位于所述第一導電類型襯底上方的第一電阻率外延層；位于所述第一電阻率外延層上方的第二電阻率外延層；位于所述第二電阻率外延層上表面兩側(cè)且由上表面延伸至第二電阻率外延層底部的兩溝槽區(qū)，溝槽內(nèi)生成有第二導電類型的第三電阻率外延層；由第四電阻率外延層上表面兩側(cè)注入，且與所述兩溝槽內(nèi)的第三電阻率外延層相連的阱區(qū)。本發(fā)明兼顧了工藝流程的成本，方便制備；同時由于半超結(jié)結(jié)構(gòu)的存在，使VDMOS器件正向?qū)娮璐蠓档?單位面積電流導通能力更強。
【IPC分類】H01L21/336, H01L29/06, H01L29/78
【公開號】CN105576025
【申請?zhí)枴緾N201410547047
【發(fā)明人】周宏偉, 阮孟波, 孫曉儒
【申請人】無錫華潤華晶微電子有限公司
【公開日】2016年5月11日
【申請日】2014年10月15日
【公告號】WO2016058277A1