性存儲(chǔ)器的器件結(jié)構(gòu)和在外圍電路形成區(qū)中形成的高耐壓MISFET (金屬絕緣體半導(dǎo)體場效應(yīng)晶體管)的器件結(jié)構(gòu)。
[0065]根據(jù)第一實(shí)施例的半導(dǎo)體器件在圖1中所示的半導(dǎo)體芯片CHP中形成，并且例如在圖2的存儲(chǔ)器單元形成區(qū)中形成的非易失性存儲(chǔ)器是構(gòu)成EEPR0M 4或閃存5的存儲(chǔ)器，這些示于圖1中。同時(shí)，在圖2的外圍電路形成區(qū)中形成的高耐壓MISFET是構(gòu)成示于圖1中的模擬電路3或I/O電路6中的每一個(gè)的MISFET或例如包括在外圍電路中以驅(qū)動(dòng)和控制非易失性存儲(chǔ)器的MISFET。
[0066]這里，在根據(jù)第一實(shí)施例的半導(dǎo)體器件中，除了非易失性存儲(chǔ)器和高耐壓MISFET，還形成具有比高耐壓MISFET低的耐壓的低耐壓MISFET，但是考慮到低耐壓MISFET的本質(zhì)結(jié)構(gòu)和高耐壓MISFET的本質(zhì)結(jié)構(gòu)相同并且不是第一實(shí)施例中的特定特征的要點(diǎn)，這里沒有對(duì)低耐壓MISFET進(jìn)行說明。例如，低耐壓MISFET是構(gòu)成示于圖1中的CPU 1、RAM 2等的MISFET或包含在外圍電路中以驅(qū)動(dòng)和控制非易失性存儲(chǔ)器的MISFET。
[0067]此外，雖然在第一實(shí)施例中的n溝道型MISFET的基礎(chǔ)上進(jìn)行說明，但是也可以形成P溝道型MISFET?？紤]到基本上ρ溝道型MISFET具有通過反轉(zhuǎn)η溝道型MISFET的構(gòu)成成分(半導(dǎo)體區(qū)等等)的導(dǎo)電性類型而形成的器件結(jié)構(gòu)并且不是第一實(shí)施例中的特定特征的要點(diǎn)，這里沒有對(duì)P溝道型MISFET的器件結(jié)構(gòu)進(jìn)行說明。
[0068]首先，在圖2中，對(duì)在存儲(chǔ)器單元形成區(qū)中形成的非易失性存儲(chǔ)器的配置進(jìn)行說明。在圖2中所示的非易失性存儲(chǔ)器的器件結(jié)構(gòu)中，示出了相對(duì)于漏極區(qū)DR對(duì)稱地布置的兩個(gè)存儲(chǔ)器單元。這里，兩個(gè)存儲(chǔ)器單元的器件結(jié)構(gòu)是相同的，并且因此對(duì)非易失性存儲(chǔ)器的器件結(jié)構(gòu)進(jìn)行說明，同時(shí)(例如)注意力集中在布置在右側(cè)的存儲(chǔ)器單元。
[0069]如圖2中所示，在半導(dǎo)體襯底1S上形成ρ型阱PWL。然后，在ρ型阱PWL上形成存儲(chǔ)器單元。該存儲(chǔ)器單元包括用于選擇存儲(chǔ)器單元的選擇部和用于存儲(chǔ)信息的存儲(chǔ)部。
[0070]首先，對(duì)用于選擇存儲(chǔ)器單元的選擇部的配置進(jìn)行說明。存儲(chǔ)器單元具有在半導(dǎo)體襯底is上形成的柵絕緣膜G0X(P型阱PWL)并且在柵絕緣膜G0X上形成控制柵電極(控制電極)CGo此外，在根據(jù)第一實(shí)施例的存儲(chǔ)器單元中，在控制柵電極CG上在氧化硅膜0XF1介于其間的情況下形成蓋絕緣膜CAP。
[0071]例如柵絕緣膜G0X包括氧化硅膜并且例如控制柵電極CG包括為導(dǎo)電膜的多晶硅膜。例如蓋絕緣膜包括氮化硅膜。
[0072]控制柵電極CG具有選擇存儲(chǔ)器單元的功能。也就是說，由控制柵電極CG選擇特定的存儲(chǔ)器單元并且對(duì)所選存儲(chǔ)器單元施加寫入操作、擦除操作或讀取操作。
[0073]接著，對(duì)存儲(chǔ)器單元的存儲(chǔ)部的配置進(jìn)行說明。在包括柵絕緣膜G0X、控制柵電極CG、氧化硅膜0XF1和蓋絕緣膜CAP的層疊結(jié)構(gòu)的一側(cè)的側(cè)壁(右側(cè)的側(cè)壁)上在層疊絕緣膜介于其間的情況下形成存儲(chǔ)器柵電極MG。存儲(chǔ)器柵電極MG具有在層疊結(jié)構(gòu)的一側(cè)的側(cè)壁上形成的側(cè)壁的形狀并且包括多晶硅膜和在多晶硅上形成的硅化物膜CS。硅化物膜CS被形成以降低存儲(chǔ)器柵電極MG的電阻，并且例如包括硅化鎳鉑膜(NiPtSi膜)，但不限定于此，并且也可以包括鈷硅化物膜或鎳硅化物膜。
[0074]形成層疊絕緣膜，該層疊絕緣膜具有在層疊結(jié)構(gòu)的一側(cè)的側(cè)壁和存儲(chǔ)器柵電極MG之間形成的第一部分和在存儲(chǔ)器柵電極MG和半導(dǎo)體襯底1S之間形成的第二部分。層疊絕緣膜的第一部分包括接觸控制柵電極CG的絕緣膜IF1、接觸存儲(chǔ)器柵電極MG的絕緣膜IF2和介于絕緣膜IF1和絕緣膜IF2之間的電荷累積膜ECF。此外，層疊絕緣膜的第二部分包括在半導(dǎo)體襯底1S上形成的絕緣膜IF1、在存儲(chǔ)器柵電極MG的較低層處形成的絕緣膜IF2和介于絕緣膜IF1和絕緣膜IF2之間的電荷累積膜ECF。也就是說，層疊絕緣膜的第一部分和第二部分兩者分別包括絕緣膜IF1和IF2和電荷累積膜ECF。
[0075]例如絕緣膜IF1包括例如氧化硅膜或氮氧化硅膜的絕緣膜并且用作在存儲(chǔ)器柵電極MG與半導(dǎo)體襯底1S之間形成的柵絕緣膜。包括氧化硅膜的絕緣膜IF1還具有作為隧道絕緣膜的功能。例如，存儲(chǔ)器單元的存儲(chǔ)部通過經(jīng)由絕緣膜IF1從半導(dǎo)體襯底1S向電荷累積膜ECF中注入電子或向電荷累積膜ECF中注入正空穴來存儲(chǔ)或擦除信息并且因此絕緣膜IF1還用作隧道絕緣膜。
[0076]然后，在絕緣膜IF1上形成的電荷累積膜ECF具有累積電荷的功能。具體地說，在第一實(shí)施例中，電荷累積膜ECF包括氮化硅膜。根據(jù)第一實(shí)施例的存儲(chǔ)器單元的存儲(chǔ)部通過根據(jù)在電荷累積膜ECF中累積的電荷的存在或不存在控制在存儲(chǔ)器柵電極MG下方的半導(dǎo)體襯底is中流動(dòng)的電流來存儲(chǔ)信息。也就是說，通過使用在存儲(chǔ)器柵電極MG下方的半導(dǎo)體襯底1S中流動(dòng)的電流的閾值電壓根據(jù)在電荷累積膜ECF中累積的電荷的存在或不存在而改變的事實(shí)來存儲(chǔ)信息。
[0077]在第一實(shí)施例中，具有陷阱能級(jí)的絕緣膜用作電荷累積膜ECF。舉氮化硅膜作為具有陷阱能級(jí)的絕緣膜的實(shí)例，但不限定于氮化硅膜，并且例如也可以使用具有比氮化硅膜高的介電常數(shù)的高介電常數(shù)膜，例如氧化鋁(礬土)膜、氧化鉿膜或氧化鉭膜。此外，電荷累積膜ECF可以包括硅納米點(diǎn)。當(dāng)使用具有陷阱能級(jí)的絕緣膜作為電荷累積膜ECF時(shí)，電荷被捕獲在形成于絕緣膜中的陷阱能級(jí)中。以這種方式，通過將電荷捕獲在陷阱能級(jí)中在絕緣膜中累積電荷。
[0078]多晶硅膜迄今為止一直主要用作電荷累積膜ECF。當(dāng)使用多晶硅膜作為電荷累積膜ECF時(shí)，如果包圍電荷累積膜ECF的絕緣膜IF1或絕緣膜IF2的部分是有缺陷的，因?yàn)殡姾衫鄯e膜ECF是導(dǎo)電膜，則有時(shí)可能發(fā)生的是，在電荷累積膜ECF中累積的所有電荷可能因?yàn)楫惓Ｐ孤┒А?br>[0079]為了應(yīng)對(duì)，氮化硅膜(其為絕緣體)已經(jīng)越來越多地用作電荷累積膜ECF。在這個(gè)時(shí)候，有助于數(shù)據(jù)存儲(chǔ)的電荷在存在于氮化硅膜中的離散陷阱能級(jí)中累積。因此，即使當(dāng)在包圍電荷累積膜ECF的絕緣膜IF1或絕緣膜IF2的任何部分中產(chǎn)生缺陷時(shí)，電荷被累積在電荷累積膜ECF的離散陷阱能級(jí)中，并且因此不是所有的電荷消失。因此，可以嘗試改善數(shù)據(jù)保持的可靠性。
[0080]為此，通過不僅使用氮化硅膜而且使用包括離散陷阱能級(jí)的氮化硅膜作為電荷累積膜ECF可以改善數(shù)據(jù)保存的可靠性。此外，在第一實(shí)施例中，使用具有優(yōu)良的數(shù)據(jù)保持特性的氮化硅膜作為電荷累積膜ECF。因此，可以減小為了防止電荷從電荷累積膜ECF流出而形成的絕緣膜IF1和絕緣膜IF2的膜厚度。這也意味著有以下優(yōu)點(diǎn)，即可以在第一實(shí)施例中降低用于驅(qū)動(dòng)存儲(chǔ)器單元的電壓。
[0081 ] 此外，絕緣膜IF2是用于確保在電荷累積膜ECF和存儲(chǔ)器柵電極MG之間的絕緣特性的絕緣膜。例如絕緣膜IF2包括絕緣膜，例如氧化硅膜或氮氧化硅膜。這因此意味著絕緣膜IF1和絕緣膜IF2包括相同類型的膜。例如絕緣膜IF1和絕緣膜IF2兩者可以包括氧化硅膜。
[0082]接著，在層疊結(jié)構(gòu)的側(cè)壁之間，在一側(cè)(右側(cè))形成存儲(chǔ)器柵電極MG并且在另一側(cè)(左側(cè))在絕緣膜IF1和氧化硅膜HARP1介于其間的情況下形成側(cè)壁SW。同樣，在存儲(chǔ)器柵電極MG的側(cè)壁之間，在一側(cè)(左側(cè))在層疊絕緣膜介于其間的情況下形成層疊結(jié)構(gòu)并且在另一側(cè)(右側(cè))在氧化硅膜HARP1介于其間的情況下形成側(cè)壁SW。
[0083]在側(cè)壁SW正下方在半導(dǎo)體襯底1S中形成為η型半導(dǎo)體區(qū)的一對(duì)淺低濃度雜質(zhì)擴(kuò)散區(qū)ΕΧ1，并且在接觸成對(duì)的淺低濃度雜質(zhì)擴(kuò)散區(qū)ΕΧ1的外部區(qū)中形成一對(duì)深高濃度雜質(zhì)擴(kuò)散區(qū)NR1。深高濃度雜質(zhì)擴(kuò)散區(qū)NR1也是η型半導(dǎo)體區(qū)，并且在深高濃度雜質(zhì)擴(kuò)散區(qū)NR1的表面上形成硅化物膜CS。存儲(chǔ)器單元的源極區(qū)SR和漏極區(qū)DR由成對(duì)的淺低濃度雜質(zhì)擴(kuò)散區(qū)ΕΧ1和成對(duì)的深高濃度雜質(zhì)擴(kuò)散區(qū)NR1形成。
[0084]通過由淺低濃度雜質(zhì)擴(kuò)散區(qū)ΕΧ1和深高濃度雜質(zhì)擴(kuò)散區(qū)NR1形成源極區(qū)SR和漏極區(qū)DR，源極區(qū)SR和漏極區(qū)DR可以采取LDD (輕摻雜漏極)結(jié)構(gòu)。
[0085]這里，包括柵絕緣膜G0X、在柵絕緣膜G0X上形成的控制柵電極CG、源極區(qū)SR和漏極區(qū)DR的晶體管稱為選擇晶體管。同時(shí)，包括具有絕緣膜IF1、電荷累積膜ECF和絕緣膜IF2的層疊絕緣膜、在層疊絕緣膜上形成的存儲(chǔ)器柵電極MG、源極區(qū)SR和漏極區(qū)DR的晶體管稱為存儲(chǔ)器晶體管。因此，可以說，存儲(chǔ)器單元的選擇部包括選擇晶體管并且存儲(chǔ)器單元的存儲(chǔ)部包括存儲(chǔ)器晶體管。以這種方式，配置存儲(chǔ)器單元。
[0086]接著，對(duì)耦合到存儲(chǔ)器單元的布線結(jié)構(gòu)進(jìn)行說明。在圖2中，在存儲(chǔ)器單元上形成氮化硅膜SNF3以便覆蓋存儲(chǔ)器單元，在氮化硅膜SNF3上形成氧化硅膜(臭氧TOES膜)0XF2，并且在氧化硅膜0XF2上形成氧化硅膜(TE0S膜)0XF3。
[0087]這里，在本說明書中，氮化硅膜SNF3、氧化硅膜0XF2和氧化硅膜0XF3合并并且稱為接觸層間絕緣膜。
[0088]在接觸層間絕緣膜中，形成穿透接觸層間絕緣膜并且到達(dá)構(gòu)成漏極區(qū)DR的硅化物層CS的接觸孔CNT。這里，雖然它未在圖2中示出，也在接觸層間絕緣膜中形成到達(dá)構(gòu)成源極區(qū)SR的硅化物膜CS的接觸孔。
[0089]在接觸孔CNT的內(nèi)部，形成作為阻擋導(dǎo)電膜的鈦/氮化鈦膜并且形成鎢膜以便填充接觸孔CNT。以這種方式通過將鈦/氮化鈦膜和鎢膜嵌入到接觸孔CNT中，形成導(dǎo)電插塞PLG。然后，例如，在接觸層間絕緣膜上形成包括氧化硅膜0XF4和S1C膜SCF1的層間絕緣膜并且在層間絕緣膜中形成布線槽DIT1。形成布線L1以便填充布線槽DIT1。例如，布線L1包括鉭/氮化鉭膜和銅膜的層疊膜并且電耦合到在接觸層間絕緣膜中形成的插塞PLG。
[0090]接著，參考圖2對(duì)在外圍電路形成區(qū)中形成的MISFET的配置進(jìn)行說明。外圍電路形成區(qū)指示形成外圍電路的區(qū)域。具體地說，非易失性存儲(chǔ)器(非易失性半導(dǎo)體存儲(chǔ)器器件)包括以陣列(以矩陣)形成存儲(chǔ)器單元的存儲(chǔ)器單元形成區(qū)和形成用于控制在存儲(chǔ)器單元形成區(qū)中形成的存儲(chǔ)器單元的外圍電路的外圍電路形成區(qū)。然后，在外圍電路形成區(qū)中形成的外圍電路包括:字驅(qū)動(dòng)器，以控制施加到存儲(chǔ)器單元等中的控制柵電極CG的電壓；感測放大器，以放大來自存儲(chǔ)器單元的輸出；控制電路，以控制字驅(qū)動(dòng)器和感測放大器(包括升壓電路)；等等。因此在圖2所示的外圍電路形成區(qū)中，例如示出了構(gòu)成字驅(qū)動(dòng)器、感測放大器、控制電路(包括升壓電路)等的MISFET。在第一實(shí)施例中，說明是特別在MISFET中的高耐壓MISFET的基礎(chǔ)上做出的。
[0091]如圖2中所示，在外圍電路形成區(qū)中，在半導(dǎo)體襯底1S上形成ρ型阱PWL。ρ型阱PWL包括通過將例如硼(Β)的ρ型雜質(zhì)引入到半導(dǎo)體襯底1S中形成的ρ型半導(dǎo)體區(qū)。
[0092]接著，在ρ型阱PWL (半導(dǎo)體襯底1S)上形成柵絕緣膜G0X2并且在柵絕緣膜G0X2上形成柵電極GE。例如柵絕緣膜G0X2包括氧化硅膜，并且例如柵電極GE包括多晶硅膜和在多晶硅膜的表面上形成的硅化物膜CS。例如，將例如磷的η型雜質(zhì)引入到構(gòu)成柵電極GE的多晶硅膜中，以便抑制柵電極GE被耗盡。形成構(gòu)成柵電極GE的一部分的硅化物膜CS，用于降低柵電極GE的電阻。
[0093]例如，在柵電極GE的兩側(cè)的側(cè)壁上，形成側(cè)壁SW并且在側(cè)壁SW正下方在半導(dǎo)體襯底is中形成淺低濃度雜質(zhì)擴(kuò)散區(qū)ΕΧ2 (Ρ型阱PWL)。淺低濃度雜質(zhì)擴(kuò)散區(qū)ΕΧ2是η型半導(dǎo)體區(qū)并且保形于柵電極GE而形成。然后，在淺低濃度雜質(zhì)擴(kuò)散區(qū)ΕΧ2外部形成深高濃度雜質(zhì)擴(kuò)散區(qū)NR2。深高濃度雜質(zhì)擴(kuò)散區(qū)NR2也是η型半導(dǎo)體區(qū)并且保形于側(cè)壁SW而形成。在深高濃度雜質(zhì)擴(kuò)散區(qū)NR2的表面上形成用于降低電阻的硅化物膜CS。源極區(qū)SR包括淺低濃度雜質(zhì)擴(kuò)散區(qū)ΕΧ2和深高濃度雜質(zhì)擴(kuò)散區(qū)NR2，并且漏極區(qū)DR2包括淺低濃度雜質(zhì)擴(kuò)散區(qū)EX2和深高濃度雜質(zhì)擴(kuò)散區(qū)NR2。以這種方式，在外圍電路形成區(qū)中形成高耐壓MISFET。
[0094]這里，在外圍電路形成區(qū)中，也形成ρ溝道型MISFET并且通過反轉(zhuǎn)