半導(dǎo)體器件的制造方法
【專利說明】半導(dǎo)體器件的制造方法
[0001]相關(guān)申請交叉參考
[0002]于2014年8月27日遞交申請的日本專利申請N0.2014-173210的公開內(nèi)容包括說明書、附圖和摘要整體以引入方式并入本文。
技術(shù)領(lǐng)域
[0003]本發(fā)明涉及一種半導(dǎo)體器件的制造技術(shù)，以及例如涉及一種有效地適用于具有電可重寫非易失性存儲(chǔ)器的半導(dǎo)體器件的制造技術(shù)的技術(shù)。
【背景技術(shù)】
[0004]在日本已審查專利申請公開N0.Hei2 (1990)-27660(專利文獻(xiàn)1)中，描述了與光放大型抗蝕劑相關(guān)的技術(shù)。
[0005]此外，在日本未審查專利申請公開N0.2011-29662(專利文獻(xiàn)2)中，公開了一種半導(dǎo)體器件的制造方法，所述半導(dǎo)體器件在襯底上具有至少第一層間絕緣膜6和包括低介電常數(shù)膜的第二層間絕緣膜4 ;并且所述制造方法包括以下過程:通過在第二層間絕緣膜上形成的第一抗蝕劑圖案la形成通孔9 ;通過包含胺成分的有機(jī)剝離液施加有機(jī)剝離處理；以及然后在第二層間絕緣膜上形成第二抗蝕劑圖案lb。然后，它公開了:在濕處理之后涂覆第二抗蝕劑圖案較低層的第二防反射膜2b之前，施加退火處理、等離子體處理、UV處理和有機(jī)溶劑處理中的至少一個(gè)，去除阻礙在曝光期間在抗蝕劑中產(chǎn)生的酸的催化作用的胺成分，并且因此防止第二抗蝕劑圖案lb的分辨率劣化。
[0006]引文列表
[0007]專利文獻(xiàn)
[0008]專利文獻(xiàn)1:日本已審查專利申請公開N0.Hei2 (1990)-27660
[0009]專利文獻(xiàn)2:日本未審查專利申請公開N0.2011-29662
【發(fā)明內(nèi)容】
[0010]廣泛地使用EEPR0M(電可擦除和可編程只讀存儲(chǔ)器)和閃存作為電可寫/可擦除非易失性半導(dǎo)體存儲(chǔ)器器件。以目前廣泛使用的EEPR0M或閃存為代表的非易失性半導(dǎo)體存儲(chǔ)器器件(非易失性存儲(chǔ)器):具有由氧化硅膜包圍的導(dǎo)電浮置柵電極和在M0S(金屬氧化物半導(dǎo)體)晶體管的柵電極下方的例如陷阱絕緣膜的電荷累積膜；并且通過使用晶體管的閾值根據(jù)浮置柵電極和陷阱絕緣膜處的電荷累積狀態(tài)而變化的事實(shí)來存儲(chǔ)信息。
[0011]陷阱絕緣膜是指具有能夠累積電荷的陷阱能級的絕緣膜并且可以舉氮化硅膜等為例。具有陷阱絕緣膜的非易失性半導(dǎo)體存儲(chǔ)器器件根據(jù)電荷到陷阱絕緣膜的注入/發(fā)射轉(zhuǎn)變M0S晶體管的閾值并且操作為存儲(chǔ)器器件。這種具有陷阱絕緣膜作為電荷累積膜的非易失性半導(dǎo)體存儲(chǔ)器器件被稱為M0N0S (金屬氧化物氮化物氧化物半導(dǎo)體)型晶體管并且具有優(yōu)良的數(shù)據(jù)保持的可靠性，因?yàn)榕c使用導(dǎo)電浮置柵電極作為電荷累積膜的情況相比，電荷被累積在離散的陷阱能級中。
[0012]作為這樣的M0N0S型晶體管的實(shí)例，有一種分裂柵型非易失性存儲(chǔ)器。在分裂柵型非易失性存儲(chǔ)器中，在用于選擇存儲(chǔ)器單元的選擇晶體管的側(cè)壁上形成用于存儲(chǔ)信息的存儲(chǔ)器晶體管。具體地說，在存儲(chǔ)器單元形成區(qū)中，在半導(dǎo)體襯底上在柵絕緣膜介于其間的情況下形成控制柵電極和蓋絕緣膜并且在控制柵電極和蓋絕緣膜的側(cè)壁上在包括電荷累積膜的層疊絕緣膜介于其間的情況下形成存儲(chǔ)器柵電極，并且在外圍電路形成區(qū)中，在柵絕緣膜介于其間的情況下形成MISFET的柵電極。
[0013]在具有這樣的分裂柵型非易失性存儲(chǔ)器的半導(dǎo)體器件的制造方法中，在半導(dǎo)體襯底上沉積多晶硅膜和蓋絕緣膜的層疊膜，在存儲(chǔ)器單元形成區(qū)中將層疊膜圖案化，并且從而形成控制柵電極。接著，形成覆蓋存儲(chǔ)器單元形成區(qū)并且暴露外圍電路形成區(qū)的抗蝕劑圖案，并且去除外圍電路形成區(qū)中的蓋絕緣膜。接著，在控制柵電極的側(cè)壁上形成包括電荷累積膜和存儲(chǔ)器柵電極的層疊絕緣膜，然后將在外圍電路形成區(qū)中的多晶硅膜圖案化，并且在外圍電路形成區(qū)中形成MISFET的柵電極。
[0014]通過化學(xué)放大型抗蝕劑的涂布、曝光和顯影的過程形成覆蓋存儲(chǔ)器單元形成區(qū)并且暴露外圍電路形成區(qū)的抗蝕劑圖案，但是已經(jīng)認(rèn)識(shí)到，在外圍電路形成區(qū)中的多晶娃膜上產(chǎn)生抗蝕劑殘余物、核缺陷(nuclear defect)或核膨脹缺陷(nuclear swellingdefect)(后面描述)。然后，一個(gè)認(rèn)識(shí)到的問題一直是，在外圍電路形成區(qū)中，因?yàn)樵诤巳毕莼蚝伺蛎浫毕菹路降亩嗑Ч枘ぴ诙嗑Ч枘さ膱D案化過程中保留下來，因此外圍電路形成區(qū)中的多個(gè)MISFET中的柵電極之間發(fā)生短路，并且半導(dǎo)體器件的可靠性降低。
[0015]其他問題和新穎特征從本說明書中的描述和附圖將顯而易見。
[0016]在根據(jù)一個(gè)實(shí)施例的半導(dǎo)體器件的制造方法中，當(dāng)在包括氮化硅膜的蓋絕緣膜上形成抗蝕劑圖案時(shí)，通過化學(xué)放大型抗蝕劑的涂布、曝光和顯影的過程形成抗蝕劑圖案。然后，化學(xué)放大型抗蝕劑是通過直接被涂覆到包括氮化硅膜的蓋絕緣膜的表面以便接觸蓋絕緣膜的表面并且在涂布化學(xué)放大型抗蝕劑之前對包括氮化硅膜的蓋絕緣膜的表面施加有機(jī)酸預(yù)處理而形成的物質(zhì)。
[0017]根據(jù)實(shí)施例，能夠改善半導(dǎo)體器件的可靠性。
【附圖說明】
[0018]圖1是示出根據(jù)第一實(shí)施例的半導(dǎo)體芯片的布局配置實(shí)例的圖。
[0019]圖2是說明根據(jù)第一實(shí)施例的半導(dǎo)體器件的器件結(jié)構(gòu)實(shí)例的圖。
[0020]圖3是示出根據(jù)第一實(shí)施例的半導(dǎo)體器件的制造過程的一部分的過程流程圖。
[0021]圖4是示出根據(jù)第一實(shí)施例的半導(dǎo)體器件的制造過程的一部分的過程流程圖。
[0022]圖5是在根據(jù)第一實(shí)施例的制造過程期間的半導(dǎo)體器件的剖面圖。
[0023]圖6是在制造過程期間的半導(dǎo)體器件在圖5之后的剖面圖。
[0024]圖7是在制造過程期間的半導(dǎo)體器件在圖6之后的剖面圖。
[0025]圖8是在制造過程期間的半導(dǎo)體器件在圖7之后的剖面圖。
[0026]圖9是在制造過程期間的半導(dǎo)體器件在圖8之后的剖面圖。
[0027]圖10是在制造過程期間的半導(dǎo)體器件在圖9之后的剖面圖。
[0028]圖11是在制造過程期間的半導(dǎo)體器件在圖10之后的剖面圖。
[0029]圖12是在制造過程期間的半導(dǎo)體器件在圖11之后的剖面圖。
[0030]圖13是在制造過程期間的半導(dǎo)體器件在圖12之后的剖面圖。
[0031]圖14是在制造過程期間的半導(dǎo)體器件在圖13之后的剖面圖。
[0032]圖15是在制造過程期間的半導(dǎo)體器件在圖14之后的剖面圖。
[0033]圖16是在制造過程期間的半導(dǎo)體器件在圖15之后的剖面圖。
[0034]圖17是在制造過程期間的半導(dǎo)體器件在圖16之后的剖面圖。
[0035]圖18是在制造過程期間的半導(dǎo)體器件在圖17之后的剖面圖。
[0036]圖19是在制造過程期間的半導(dǎo)體器件在圖18之后的剖面圖。
[0037]圖20是在制造過程期間的半導(dǎo)體器件在圖19之后的剖面圖。
[0038]圖21是在制造過程期間的半導(dǎo)體器件在圖20之后的剖面圖。
[0039]圖22是在制造過程期間的半導(dǎo)體器件在圖21之后的剖面圖。
[0040]圖23是示出圖3中的步驟S7的詳細(xì)過程的過程流程圖。
[0041]圖24是在根據(jù)第一實(shí)施例的制造過程期間的半導(dǎo)體器件的剖面圖。
[0042]圖25是在根據(jù)研究實(shí)例的制造過程期間的半導(dǎo)體器件的剖面圖。
[0043]圖26是在制造過程期間的半導(dǎo)體器件在圖25之后的剖面圖。
[0044]圖27是在制造過程期間的半導(dǎo)體器件在圖26之后的剖面圖。
[0045]圖28是在根據(jù)第二實(shí)施例的制造過程期間的半導(dǎo)體器件的剖面圖。
[0046]圖29是在制造過程期間的半導(dǎo)體器件在圖28之后的剖面圖。
[0047]圖30是在制造過程期間的半導(dǎo)體器件在圖29之后的剖面圖。
[0048]圖31是在制造過程期間的半導(dǎo)體器件在圖30之后的剖面圖。
[0049]圖32是在制造過程期間的半導(dǎo)體器件在圖31之后的剖面圖。
【具體實(shí)施方式】
[0050]在下面的實(shí)施例中，如果為了方便起見需要的話，通過將各實(shí)施例分成多個(gè)部分或?qū)嵤├齺砑右哉f明，但是，除非另外指明，它們不是彼此無關(guān)的并且是這樣的關(guān)系:一個(gè)是另一個(gè)的一部分或整體的修改實(shí)例、細(xì)節(jié)、補(bǔ)充說明等。
[0051]此外，在下面的實(shí)施例中，當(dāng)提及元件的數(shù)目等等(包括個(gè)數(shù)、數(shù)值、量、范圍等等)時(shí)，除了在原則和其他情況下被指定并且明顯限定于特定數(shù)目的情況，該數(shù)目并不限定于特定數(shù)目并且可以大于或小于該特定數(shù)目。
[0052]此外，在下面的實(shí)施例中，不言而喻的是，除了在原則和其他情況下被指定并且被明顯認(rèn)為是必不可少的情況，構(gòu)成要素(包括構(gòu)成步驟等等)不一定是必不可少的。
[0053]同樣，在下面的實(shí)施例中，當(dāng)提及構(gòu)成要素等的形狀、位置關(guān)系等時(shí)，除了在原則和其他情況下被指定并且被明顯認(rèn)為是其他的情況，它們基本上包括那些與形狀等近似或類似的形狀等。數(shù)值和范圍的情況相同。
[0054]此外，在用于說明實(shí)施例的所有附圖中，相同的部件原則上用相同的標(biāo)記表示并且不重復(fù)說明。這里，為了使附圖易于理解，有時(shí)甚至可以在平面圖中使用陰影。
[0055](第一實(shí)施例)
[0056]〈半導(dǎo)體芯片的布局配置實(shí)例〉
[0057]參考附圖對根據(jù)第一實(shí)施例的具有非易失性存儲(chǔ)器的半導(dǎo)體器件進(jìn)行說明。首先，對在其中形成包括非易失性存儲(chǔ)器的系統(tǒng)的半導(dǎo)體器件(半導(dǎo)體芯片)的布局配置進(jìn)行說明。圖1是示出根據(jù)第一實(shí)施例的半導(dǎo)體芯片CHP的布局配置實(shí)例的圖。在圖1中，半導(dǎo)體芯片CHP具有CPU (中央處理單元)1、RAM(隨機(jī)存取存儲(chǔ)器)2、模擬電路3、EEPR0M(電可擦除可編程只讀存儲(chǔ)器)4、閃存5和I/O (輸入/輸出)電路6并且構(gòu)成半導(dǎo)體集成電路器件。
[0058]CPU(電路)1也稱為中央處理單元并且對應(yīng)于計(jì)算機(jī)等的心臟。CPU 1從存儲(chǔ)器讀出并解碼指令并且在指令的基礎(chǔ)上執(zhí)行各種計(jì)算和控制。
[0059]RAM(電路)2是能夠隨機(jī)讀出存儲(chǔ)器信息，即隨時(shí)存儲(chǔ)的存儲(chǔ)器信息，并且新寫入存儲(chǔ)器信息的存儲(chǔ)器，并且也稱為隨機(jī)存取存儲(chǔ)器。作為用于1C存儲(chǔ)器的RAM，有兩種類型，一種是使用動(dòng)態(tài)電路的DRAM (動(dòng)態(tài)RAM)，一種是使用靜態(tài)電路的SRAM (靜態(tài)RAM)。DRAM是需要存儲(chǔ)保持操作的隨機(jī)存取存儲(chǔ)器，而SRAM是不需要存儲(chǔ)保持操作的隨機(jī)存取存儲(chǔ)器。
[0060]模擬電路3是處置在時(shí)間上連續(xù)變化的電壓和電流信號(即模擬信號)的電路，并且例如包括放大電路、轉(zhuǎn)換電路、調(diào)制電路、振蕩電路、電源電路等等。
[0061]EEPR0M 4和閃存5中的每一個(gè)是一種在寫入操作和擦除操作兩者中可電重寫的非易失性存儲(chǔ)器并且也稱為電可擦除可編程只讀存儲(chǔ)器。EEPR0M 4和閃存5中的每一個(gè)的存儲(chǔ)器單元包括例如M0N0S (金屬氧化物氮化物氧化物半導(dǎo)體)型晶體管或MN0S (金屬氮化物氧化物半導(dǎo)體)型晶體管，這些晶體管用于存儲(chǔ)器。在EEPR0M 4和閃存5中的每一個(gè)的寫入操作和擦除操作中，例如使用福勒-諾德海姆型隧穿現(xiàn)象。這里，還可以通過使用熱電子或熱空穴執(zhí)行寫入操作和擦除操作。EEPR0M 4和閃存5之間的區(qū)別在于，EEPR0M 4是例如可以通過字節(jié)擦除的非易失性存儲(chǔ)器，而閃存5是例如可以通過字線擦除的非易失性存儲(chǔ)器。通常，用于在CPU 1處實(shí)施各種過程的程序等被存儲(chǔ)在閃存5中。相比之下，被頻繁重寫的各種數(shù)據(jù)被存儲(chǔ)在EEPR0M 4中。
[0062]I/O電路6中的每一個(gè)是輸入/輸出電路并且是用于從半導(dǎo)體芯片CHP的內(nèi)部向耦合到半導(dǎo)體芯片CHP的外部的器件輸出數(shù)據(jù)以及從耦合到半導(dǎo)體芯片CHP的外部的器件向半導(dǎo)體芯片CHP的內(nèi)部輸入數(shù)據(jù)的電路。
[0063]<半導(dǎo)體器件的器件結(jié)構(gòu)>
[0064]圖2是說明根據(jù)第一實(shí)施例的半導(dǎo)體器件的器件結(jié)構(gòu)實(shí)例的圖。在圖2中，示出了在存儲(chǔ)器單元形成區(qū)中形成的非易失